KR100366422B1 - Metal Transistor Manufacturing Method - Google Patents
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Abstract
본 발명은 금속 트랜지스터의 제조방법에 관한 것으로, 캐핑레이어가 구비된 반도체기판 상부에 간격이 L4 인 소오스/드레인 금속을 패터닝하고 전체표면 상부에 플라즈마 화학기상증착 ( Plasma Enhanced Chemical Vapor Deposition, 이하에서 PECVD 라 함 ) 방법으로 상기 소오스 금속과 드레인 금속의 상부에 증착된 절연막의 간격이 L1 인 PECVD 절연막을 형성한 다음, 상기 PECVD 절연막 상부에 간격이 L2 인 감광막패턴을 형성하고 상기 감광막패턴을 마스크로 하여 상기 PECVD 절연막을 식각함으로써 상기 캐핑레이어를 노출시킨 다음, 상기 감광막패턴을 제거하고 상기 캐핑레이어를 리세스한 다음, 상기 PECVD 절연막이 갖는 요부를 매립하여 상기 반도체기판에 접속되는 게이트금속을 버섯 모양으로 형성하되, 상기 버섯모양의 머리부분은 L2 의 폭을 가지고 있으며, 목부분은 L1 의 폭을 가지고 있으며, 머리부분과 캐핑레이어는 높은 단차가 구비되는 공정으로 금속 트랜지스터를 형성함으로써 전자빔 리소그래피 공정을 사용하지 않아 헴트 ( High Electron Mobility Transistor, 이하에서 HEMT 라 함 ) 의 제조 원가와 양산성을 크게 향상시킬 수 있고, 리프트-오프 공정을 사용하지 않으므로 수율을 크게 증가시킬 수 있고, 기존에 전자빔을 이용하여 만든 게이트 금속보다 특성이 개선된 작은 게이트 길이를 갖는 버섯 모양의 게이트 금속을 형성할 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a metal transistor, wherein a source / drain metal having a gap of L4 is patterned on a semiconductor substrate having a capping layer, and a plasma enhanced chemical vapor deposition (CVD) is formed on the entire surface. A method of forming a PECVD insulating film having an interval of L1 deposited on the source metal and the drain metal, and then forming a photosensitive film pattern having an interval of L2 on the PECVD insulating film and using the photosensitive film pattern as a mask. The capping layer is exposed by etching the PECVD insulating layer, the photoresist pattern is removed, the capping layer is recessed, the recessed portion of the PECVD insulating layer is buried, and the gate metal connected to the semiconductor substrate is mushroom-shaped. To form, but the mushroom head has a width of L2, neck The powder has a width of L1, and the head part and the capping layer have a high level of difference, and thus, a metal transistor is formed to form a metal transistor, thereby avoiding the use of an electron beam lithography process. In addition, it is possible to greatly improve the yield and mass production, and to increase the yield since the lift-off process is not used. The mushroom gate metal has a smaller gate length with improved properties than the gate metal made by using an electron beam. It is a technology that can form.
Description
본 발명은 금속 트랜지스터 제조방법에 관한 것으로, 특히 전자빔 ( E-beam ) 이나 리프트-오프 ( lift-off ) 공정을 사용하여 하지 않고 높은 증폭비와 양질의 저잡음 특성을 가질 수 있도록 버섯 모양의 게이트전극을 갖는 트랜지스터를 형성함으로써 저잡음용 메스펫 ( Metal Semiconductor Field Effect Transistor, 이하에서 MESFET 라 함 ), 헴트 ( High Electron Mobility Transistor, 이하에서 HEMT 라 함 ) 뿐만 아니라 모든 MESFET 의 제조에 적용하여 양호한 증폭비를 가진 소자를 낮은 단가로 제조할 수 있도록 하는 기술로서, 엠.엠.아이.씨. ( Monolithic microwave integrated circut ) 에서의 앰플리피케이션 스테이지 ( amplification stage ) 수를 감소시킬 수 있는 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a metal transistor, and in particular, a mushroom-shaped gate electrode that can have a high amplification ratio and high quality low noise without using an electron beam (E-beam) or lift-off process. By forming a transistor having a high noise ratio, it is applied to the manufacture of all MESFETs as well as low noise mespet (Messem Semiconductor Field Effect Transistor, MESFET hereinafter), heme (High Electron Mobility Transistor, hereinafter HEMT). M.M.I.C. is a technology for manufacturing a device with low cost. It is possible to reduce the number of amplification stages in the monolithic microwave integrated circut.
참고로, 상기 MESFET 는 휴대 전화의 입력단의 저잡음 고주파 증폭기 또는 출력단의 대용량 고주파 증폭기 등에 많이 사용되는 반도체 소자를 말하는 것이고, 상기 HEMT 는 매우 빠른 이동도 ( mobility ) 특성을 나타내는 반도체 소자로서, 위성방송 수신기 등 기타 위성 통신과 관련된 부품 또는 장비에 필수적으로 사용되는 소자이다.For reference, the MESFET refers to a semiconductor device which is frequently used for a low noise high frequency amplifier of a mobile phone input terminal or a large capacity high frequency amplifier of an output terminal, and the HEMT is a semiconductor device exhibiting very fast mobility characteristics. And other devices essential for satellite communications and related parts or equipment.
상기 MESFET 또는 HEMT 는 주로 고주파 저잡음 증폭 소자에 많이 사용되므로 무엇보다도 높은 증폭비와 양질의 저잡음 특성을 얻는 것이 중요한데 이러한 특성을 얻기 위해서는 게이트 길이 ( gate length ) 와 입력단 저항을 줄이는 것이 매우 중요하다.Since the MESFET or HEMT is mainly used in high frequency low noise amplification devices, it is important to obtain high amplification ratios and high quality low noise characteristics. Among these, it is very important to reduce the gate length and the input stage resistance.
따라서 대부분의 HEMT 와 저잡음용 MESFET 에서는 도 1 과 같이 게이트 금속을 버섯 모양으로 만들어 고증폭, 저잡음 특성을 구현한다.Therefore, in most HEMTs and low noise MESFETs, the gate metal is mushroomed as shown in FIG. 1 to realize high amplification and low noise.
이때 버섯의 목부분인 게이트 길이 (L1) 는 보통 0.2um 이하이고, 머리 부분 (L2) 은 1um 이상으로 가능한 한 크게 만드는 것이 좋다.At this time, the gate length (L1), which is the neck of the mushroom, is usually 0.2um or less, and the head (L2) is preferably made as large as 1um or more.
도 1a 내지 도 1h 는 종래기술에 따른 금속 트랜지스터 제조방법을 도시한 단면도이다.1A to 1H are cross-sectional views illustrating a metal transistor manufacturing method according to the prior art.
먼저, 화합물 반도체인 갈륨비소 ( GaAs ) 로 만든 반도체기판(11) 상부에 캐핑레이어 ( capping layer )(13)를 형성한다. 이때, 캐필레이어(13)은 불순물이 고농도로 도핑된 층으로, 반도체기판(11)과 후속공정으로 형성되는 소오스/드레인전극간에 오믹접합을 형성한다. (도 1a)First, a capping layer 13 is formed on the semiconductor substrate 11 made of gallium arsenide (GaAs). At this time, the capillary layer 13 is a layer doped with a high concentration of impurities, and forms an ohmic junction between the semiconductor substrate 11 and a source / drain electrode formed in a subsequent process. (FIG. 1A)
그 다음에, 전체표면상부에 소오스/드레인의 리프트-오프 마스크를 이용하여 제1감광막(15)을 패터닝한다. 이때, 상기 제1감광막(15)은 상측 일부가 볼록하게 형성된다. (도 1b)Next, the first photosensitive film 15 is patterned on the entire surface by using a source / drain lift-off mask. In this case, a portion of the upper side of the first photosensitive film 15 is convex. (FIG. 1B)
그리고, 전체표면 상부에 일정두께 금속층을 증착하여 상기 캐핑레이어(13) 상부에 소오스/드레인 전극용 금속(17)을 형성하되, 상기 제1감광막(15)이 노출되도록 형성한다. 이때, 상기 소오스/드레인 전극용 금속(17)은 Au/Ge 을 사용하여 높은 농도로 도핑된 캐핑레이어(13)와 양호한 콘택 저항 특성을 갖는다. (도 1c)In addition, a metal layer is deposited on the entire surface to form a source / drain electrode metal 17 on the capping layer 13, and the first photoresist film 15 is exposed. At this time, the source / drain electrode metal 17 has good contact resistance with the capping layer 13 doped at a high concentration using Au / Ge. (FIG. 1C)
그 다음에, 상기 제1감광막(15)을 리프트-오프시켜 제1감광막(15) 상부에 소오스/드레인 금속(17)을 제거함으로써 소오스/드레인 금속(17A,17B)을 형성한다. (도 1d)Next, the source / drain metals 17A and 17B are formed by lifting off the first photoresist film 15 to remove the source / drain metal 17 over the first photoresist film 15. (FIG. 1D)
그리고, 전체표면 상부에 얇은 제2감광막(19)과 두꺼운 제3감광막(21)을 순차적으로 도포한다. 이때, 상기 제2감광막(19)은 낮은 도즈 ( dose ) 에서 반응하는 전자빔용 감광막이고, 상기 제3감광막(21)은 높은 도즈에서 반응하는 전자빔용 감광막이다.Then, a thin second photosensitive film 19 and a thick third photosensitive film 21 are sequentially applied to the entire surface. In this case, the second photosensitive film 19 is an electron beam photosensitive film reacting at a low dose, and the third photosensitive film 21 is an electron beam photosensitive film reacting at a high dose.
그 다음에, 프로그램된 전자빔 노광 장비를 이용하여 상기 제3감광막(21)과 제2감광막(19)을 노광시키고, 베이킹( baking )시킨 다음, 현상하여 상측 부분이 돌출된 버섯 모양으로 제2,3감광막(19,21)을 패터닝한다.Next, the third photoresist film 21 and the second photoresist film 19 are exposed using a programmed electron beam exposure equipment, baked, and then developed to form a mushroom shape in which an upper portion protrudes. The three photosensitive films 19 and 21 are patterned.
이때, 상기 노광 공정은, 중앙부분은 높은 도즈로 바깥쪽은 낮은 도즈로 전자를 입사시켜 실시함으로써 버섯 모양의 감광막을 형성한다. (도 1e)At this time, the exposure step is performed by injecting electrons with a high dose at the center portion and a low dose at the outside to form a mushroom photosensitive film. (FIG. 1E)
그 다음에, 상기 제2,3감광막(19,21)을 마스크로하여 상기 캐핑레이어(13)를 리세스함으로써 ⓐ 부분과 같이 형성한다. 그 이유는, 후속공정에서 형성되는 게이트 금속이 캐핑레이어(13) 상부에 증착될 경우 쇼트키 접합 ( schottkey junction ) 이 되지 않고 오믹 접합 ( ohmic junction ) 이 되므로 이를 방지하기 위한 것이다. (도 1f)Next, the capping layer 13 is recessed using the second and third photoresist films 19 and 21 as masks to form the portion ⓐ. The reason for this is to prevent the gate metal formed in the subsequent process because it is not a schottkey junction but an ohmic junction when deposited on the capping layer 13. (FIG. 1F)
그리고, 상기 ⓐ 부분을 통하여 상기 반도체기판(11)에 접속되는 게이트 금속(23)을 형성하고 상기 제2,3감광막(19,21)을 리프트-오프 시킴으로써, 버섯모양의 게이트 금속(23)을 형성한다.The mushroom gate metal 23 is formed by forming the gate metal 23 connected to the semiconductor substrate 11 through the part ⓐ and lifting off the second and third photoresist layers 19 and 21. Form.
이때, 상기 게이트 금속(23)의 하측인 목부분은 "L1", 상측인 머리부분은 "L"의 크기로 형성되고, 상기 머리부분과 캐핑레이어(13)와의 거리는 "L3"라 한다.At this time, the lower neck portion of the gate metal 23 is "L1", the upper head portion is formed of the size of "L", the distance between the head portion and the capping layer 13 is referred to as "L3".
그 다음, 후속공정으로 전체표면 상부에 절연막(25)을 형성한다. (도 1h)Subsequently, an insulating film 25 is formed over the entire surface in a subsequent process. (FIG. 1H)
상기한 바와 같이 종래기술에 따른 금속 트랜지스터 제조방법은, 주로 전자빔 리소그래피 ( E-beam lithography ) 와 리프트-오프 공정을 결합한 방법을 많이 사용해 왔다. 그러나 이러한 방법은 전자빔 리소그래피 사용에 의해 생산 단가가 증가되고, 경우에 따라서 리프트-오프가 제대로 되지 않아 수율이 크게 감소하는 문제점이 있다. 또한 특성면에서는 게이트 금속의 머리 부분과 소오스 사이의 거리(L3)가 가까워 인풋 캐패시턴스 ( input capacitance ) 가 커짐으로써 높은 증폭비를 얻기 어렵고 그에 따른 저잡음 특성도 다소 나빠지는 문제점이 있다.As described above, the metal transistor manufacturing method according to the prior art has mainly used a combination of an electron beam lithography and a lift-off process. However, this method has a problem in that the production cost is increased by the use of electron beam lithography, and in some cases, the lift-off is not properly performed so that the yield is greatly reduced. In addition, in terms of characteristics, the distance L3 between the head of the gate metal and the source is so close that the input capacitance (input capacitance) is large, it is difficult to obtain a high amplification ratio, resulting in a low noise characteristic is also slightly worse.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전자빔 리소그래피 공정과 리프트-오프 공정을 사용하지 않고 작은 게이트 길이를 갖는 버섯 모양의 게이트 금속을 형성함으로써 소자의 생산단가를 감소시키고 소자의 수율을 향상시킬 수 있는 금속 트랜지스터 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, by forming a mushroom gate metal having a small gate length without using an electron beam lithography process and a lift-off process, the production cost of the device is reduced and the yield of the device is reduced. It is an object of the present invention to provide a method for manufacturing a metal transistor that can be improved.
도 1a 내지 도 1h 는 종래기술에 따른 금속 트랜지스터 제조방법을 도시한 단면도.1A to 1H are cross-sectional views illustrating a metal transistor manufacturing method according to the prior art.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 금속 트랜지스터 제조방법을 도시한 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a metal transistor according to an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11 : 반도체기판 13 : 캐핑레이어11: semiconductor substrate 13: capping layer
15 : 제1감광막 17,17A,17B : 소오스/드레인 금속15: first photosensitive film 17, 17A, 17B: source / drain metal
19 : 제2감광막 21 : 제3감광막19: second photosensitive film 21: third photosensitive film
23,35 : 게이트금속 25 : 절연막23,35 gate metal 25 insulating film
31 : PECVD 산화막 33 : 감광막패턴31 PECVD oxide film 33 Photosensitive film pattern
ⓐ,ⓑ : 리세스된 부분Ⓐ, ⓑ: recessed part
L1 : 버섯모양 게이트금속의 목부분 폭L1: width of neck of mushroom gate metal
L2 : 버섯모양 게이트금속의 머리부분 폭L2: Width of the head of the mushroom gate metal
L3 : 버섯모양 게이트금속의 머리부분과 캐핑레이어와의 거리L3: Distance between the head of the mushroom gate metal and the capping layer
L4 : 소오스금속과 드레인금속의 거리L4: Distance between source metal and drain metal
이상의 목적을 달성하기 위해 본 발명에 따른 금속 트랜지스터의 제조방법은,In order to achieve the above object, a method of manufacturing a metal transistor according to the present invention,
반도체기판 상부에 L4의 간격만큼 이격된 소오스전극과 드레인전극을 형성하는 공정과,Forming a source electrode and a drain electrode spaced apart by an interval of L4 on the semiconductor substrate;
전체표면 상부에 절연막을 증착하되, 상기 절연막이 L4의 간격 내에서 L1 의간격으로 단차가 유지되도록 형성되는 공정과,Depositing an insulating film over the entire surface, wherein the insulating film is formed such that a step is maintained at an interval of L1 within an interval of L4;
상기 절연막 상부에 케이트전극으로 예정되는 부분을 노출시키는 감광막패턴을 형성하되, 상기 감광막패턴은 상기 L4의 간격 내에서 L1의 간격보다 넓은 L2 의 간격이 상기 L1의 간격을 노출시키도록 형성하는 공정과,Forming a photoresist pattern on the insulating layer, the photoresist pattern being exposed to a gate electrode, wherein the photoresist pattern is formed such that an interval of L2 wider than an interval of L1 in the interval of L4 exposes the interval of L1; ,
상기 감광막패턴을 식각마스크로 상기 절연막을 이방성 식각하여 상부가 넓고 하부가 좁은 버섯 모양의 트렌치를 형성하는 공정과,Anisotropically etching the insulating film using the photoresist pattern as an etch mask to form a mushroom trench having a wide top and a narrow bottom;
상기 감광막패턴을 제거하는 공정과,Removing the photoresist pattern;
상기 트렌치를 매립하여 상기 반도체기판에 접속되는 케이트금속을 형성하는 공정을 포함하는 것을 특징으로 한다.And embedding the trench to form a gate metal connected to the semiconductor substrate.
(단, L1 : 버섯모양 게이트금속의 목부분 폭, L2 : 버섯모양 게이트금속의 머리부분 폭, L4 : 소오스금속과 드레인금속의 거리, L4〉L2〉L1)(L1: width of the neck of the mushroom gate metal, L2: width of the head of the mushroom gate metal, L4: distance between the source metal and the drain metal, L4> L2> L1)
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 금속 트랜지스터 제조방법을 도시한 단면도로서, 종래기술의 도 1a 내지 도 1d 의 공정후 연속되는 후공정 만을 도시한 것이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a metal transistor according to an embodiment of the present invention, and show only the subsequent post-process subsequent to the process of FIGS. 1A to 1D of the prior art.
먼저, 상기 도 1d 까지의 공정으로 소오스/드레인 금속(17A,17B)을 형성하고 전체표면상부에 PE-CVD 방법으로 산화막(31)을 일정두께 증착하여 버섯의 목부분을 "L1" 의 크기로 형성한다.First, the source / drain metals 17A and 17B are formed by the process of FIG. 1D, and the oxide film 31 is deposited to a predetermined thickness on the entire surface by PE-CVD. Form.
이때, 상기 산화막(31)은 상기 소오스/드레인 금속(17A,17B)의 거리를 고려하여 형성하되, 상기 산화막(31)의 증착 두께를 조절하여 버섯 형상의 목부분인 "L1" 의 폭을 정의할 수 있다. 그리고, 예정된 크기의 L1 을 얻기 위한 상기 산화막(31)의 적정 두께는 소오스/드레인 금속(17A,17B) 간의 거리 "L4" 에서 "L1"을빼고 이를 2로 나누어 (L4-L1)/2 과 같이 결정한다.In this case, the oxide layer 31 is formed in consideration of the distance between the source / drain metals 17A and 17B, and the width of the mushroom-shaped neck portion “L1” is defined by controlling the deposition thickness of the oxide layer 31. can do. In addition, an appropriate thickness of the oxide film 31 to obtain a predetermined size L1 is obtained by subtracting "L1" from the distance "L4" between the source / drain metals 17A and 17B and dividing it by 2 to (L4-L1) / 2. Decide together.
여기서, 상기 "L4" 와 "L1" 은 디자인 룰 ( design rule ) 의 설계 시 결정한다. (도 2a)Here, "L4" and "L1" are determined when designing a design rule. (FIG. 2A)
그 다음에, 상기 산화막(31) 상부에 게이트 금속을 형성하기 위한 감광막패턴(33)을 형성한다. 이때, 상기 감광막패턴(33)은 게이트 금속 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 후속공정으로 형성될 게이트 금속의 머리부분이 상기 소오스/드레인 금속(17A,17B)에 단락이 되지 않는 범위에서 충분히 크게 형성한다. (도 2b)Next, a photosensitive film pattern 33 for forming a gate metal is formed on the oxide film 31. In this case, the photoresist pattern 33 is formed by an exposure and development process using a gate metal mask (not shown), and the head of the gate metal to be formed in the subsequent process is short-circuited to the source / drain metals 17A and 17B. It forms large enough in the range which is not this. (FIG. 2B)
그리고, 감광막패턴(33)을 마스크로 사용하고, 상기 캐핑레이어(13)를 식각장벽으로 이용한 이방성 식각공정에 의해 상기 산화막(31)을 일정 두께 식각하여 게이트가 형성될 부분을 노출시키는 트렌치를 형성한다. 이때, 상기 감광막패턴(33)과 산화막(31)이 이루는 구조가 상기 산화막(31)에 전사되어 상측이 넓고 하측이 좁은 버섯 모양의 트랜치가 형성된다.In addition, by using the photoresist pattern 33 as a mask and anisotropic etching process using the capping layer 13 as an etching barrier, the oxide layer 31 is etched by a predetermined thickness to form a trench for exposing a portion where a gate is to be formed. do. At this time, the structure formed by the photoresist pattern 33 and the oxide film 31 is transferred to the oxide film 31 to form a mushroom trench having a wide upper side and a narrow lower side.
이어서, 상기 트렌치에 노출되는 캐핑레이어(13)를 등방성 식각하여 언더 컷(under cut)이 형성되도록 리세스시킨다. 상기 식각공정 후 ⓑ 와 같은 형상이 형성된다. 이때, 상기 식각공정은 상기 산화막(31)과 캐핑레이어(13) 간의 식각선택비 차이를 이용하여 실시된다.Subsequently, the capping layer 13 exposed to the trench is isotropically etched to recess an under cut. After the etching process, a shape such as ⓑ is formed. In this case, the etching process is performed by using an etching selectivity difference between the oxide layer 31 and the capping layer 13.
그리고, 상기 감광막패턴(33)을 제거한다. (도 2c)Then, the photoresist pattern 33 is removed. (FIG. 2C)
그 다음에, 상기 반도체기판(11)에 접속되는 게이트 금속(33)을 증착하여 상기 산화막(31)의 표면을 평탄화시킨다. 이때, 평탄화공정은 에치백공정을 이용하여실시한다. (도 2d)Next, the gate metal 33 connected to the semiconductor substrate 11 is deposited to planarize the surface of the oxide film 31. At this time, the planarization process is performed using an etch back process. (FIG. 2D)
이상에 설명한 바와 같이 본 발명에 따른 금속 트랜지스터의 제조방법은, 다음과 같은 장점을 가지고 있다.As described above, the method for manufacturing a metal transistor according to the present invention has the following advantages.
첫째, 전자빔 리소그래피 공정을 사용하지 않아 HEMT 의 제조 원가와 양산성을 크게 향상시킬 수 있다.First, the manufacturing cost and mass productivity of HEMT can be greatly improved by not using an electron beam lithography process.
둘째, 리프트-오프 공정을 사용하지 않으므로 수율을 크게 증가시킬 수 있다.Second, the yield can be greatly increased since no lift-off process is used.
셋째, 기존에 전자빔을 이용하여 만든 게이트 금속보다 특성이 개선된 작은 게이트 길이를 갖는 버섯 모양의 게이트 금속을 형성할 수 있다.Third, it is possible to form a mushroom-shaped gate metal having a small gate length with improved properties than the gate metal conventionally made using an electron beam.
이들을 보다 상세하게 상술하면 다음과 같다.These are explained in more detail as follows.
첫째, 산화막 두께를 조절함으로써 원하는 게이트 길이를 모두 구현할 수 있다. 특히, 전자빔으로도 정의하기 어려운 0.1 um 이하의 게이트 길이도 구현할 수 있다.First, all desired gate lengths can be realized by adjusting the thickness of the oxide film. In particular, a gate length of 0.1 μm or less, which is difficult to define with an electron beam, may also be realized.
둘째, 산화막이 증착되는 두께는 소오스/드레인 양단에서 똑같으므로 게이트 금속이 항상 소오스/드레인 금속의 중간에 형성된다. 따라서 게이트 금속과 소오스 사이의 거리가 가까울 경우 발생하는 인풋 캐패시턴스 ( input capacitance ) 의 증가에 따른 특성 저하를 방지할 수 있어 특성과 수율이 크게 개선된다.Second, since the thickness at which the oxide film is deposited is the same across the source / drain, the gate metal is always formed in the middle of the source / drain metal. Therefore, deterioration due to an increase in input capacitance, which occurs when the distance between the gate metal and the source is close, can be prevented, thereby greatly improving characteristics and yield.
셋째, 종래 방법은 게이트 금속의 머리 부분 높이는 제3감광막의 두께로 제한 될 수밖에 없어 인풋 캐패시턴스가 커지는 단점이 있었으나, 본 기술은 게이트금속의 머리 부분 거리가 산화막 두께만큼 되므로 인풋 캐패시턴스의 증가가 없어 특성이 보다 양호해 진다.Third, the conventional method has a disadvantage in that the input capacitance is increased because the height of the head metal of the gate metal is limited to the thickness of the third photoresist film. However, since the head distance of the gate metal is equal to the thickness of the oxide film, the input capacitance does not increase. It becomes better than this.
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