KR19990074939A

KR19990074939A - Metal wiring formation method of semiconductor device

Info

Publication number: KR19990074939A
Application number: KR1019980008835A
Authority: KR
Inventors: 김민; 이수근; 서태욱
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-03-16
Filing date: 1998-03-16
Publication date: 1999-10-05

Abstract

웨이퍼가 휘는 현상을 방지하기 위한 반도체 장치의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에 따른 금속 배선 형성 방법에서는 반도체 기판상에 금속막을 형성한다. 상기 금속막 위에 큰 압축 응력을 가지는 응력 상쇄용 박막을 형성한다. 상기 응력 상쇄용 박막 및 금속막을 패터닝하여 금속 배선층 및 응력 상쇄용 박막 패턴을 형성한다. 상기 금속 배선층 사이의 갭을 채우도록 제1 절연막을 형성한다. 상기 제1 절연막 위에 압축 응력을 가지는 제2 절연막을 형성한다. 상기 제2 절연막을 평탄화한다. 상기 평탄화된 제2 절연막 위에 압축 응력을 가지는 제3 절연막을 형성한다.A method of forming a metal wiring in a semiconductor device for preventing a wafer from warping. In the metal wiring forming method according to the present invention, a metal film is formed on a semiconductor substrate. A stress canceling thin film having a large compressive stress is formed on the metal film. The stress canceling thin film and the metal film are patterned to form a metal wiring layer and a stress canceling thin film pattern. A first insulating film is formed to fill the gap between the metal wiring layers. A second insulating film having a compressive stress is formed on the first insulating film. The second insulating film is planarized. A third insulating film having a compressive stress is formed on the planarized second insulating film.

Description

Metal wiring formation method of semiconductor device

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 웨이퍼가 휘는 현상을 방지하기 위한 반도체 장치의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal wiring in a semiconductor device for preventing the wafer from bending.

반도체 소자의 특성 및 동작 속도를 증가시키기 위하여 여러 구조의 다층 배선을 사용한다. 다중 금속(multimetal) 배선을 형성할 때에는 금속 층간 절연막으로서 통상적으로 O₃TEOS USG를 사용하여 금속 배선층 사이의 갭(gap)을 채우고, P-TEOS를 사용하여 평탄화된 층간 절연막을 형성한다.In order to increase the characteristics and the operating speed of the semiconductor device, a multilayer wiring of various structures is used. When forming a multimetal interconnection, a gap between the metal interconnection layers is normally filled with a metal interlayer insulation layer using O ₃ TEOS USG, and a planarized interlayer insulation layer is formed using P-TEOS.

금속 층간 절연막을 형성할 때, 높은 인장 응력(tensile stress)을 가지는 금속 배선층 위에 역시 인장 응력을 가지는 O₃USG막을 형성하기 때문에 금속 배선층이 증가됨에 따라 웨이퍼가 뒷면쪽으로 볼록하게 휘어서 웨이퍼의 보우(bow) 값이 음(陰)의 값, 즉 "-"로 증가한다. 스테퍼(stepper) 스테이지에서 에러가 발생되지 않고 웨이퍼가 로딩될 수 있는 웨이퍼의 보우값은 약 140μm이다. 이 때문에 백-엔드(back-end) 공정을 진행할 때 포토리소그래피 설비에서 배큠 에러(vacuum error)가 발생되고 그에 따라 포토리소그래피 공정을 진행하지 못하는 문제가 발생된다.When forming the metal interlayer insulating film, since the O ₃ USG film which also has tensile stress is formed on the metal wiring layer having high tensile stress, the wafer is convexly bowed toward the back side as the metal wiring layer is increased, thereby bowing the wafer. ) Value increases to a negative value, that is, "-". The bow value of the wafer to which the wafer can be loaded without error in the stepper stage is about 140 μm. For this reason, when a back-end process is performed, a vacuum error occurs in a photolithography apparatus, and thus, a problem in which the photolithography process cannot be performed.

종래에는, 상기와 같이 웨이퍼가 휘는 현상에 따른 문제를 해결하기 위하여 O₃USG막으로 금속 배선층 사이의 갭을 채운 후, 그 위에 압축 응력(compressive stress)을 가지는 P-TEOS막을 형성하고, 이와 같이 형성된 P-TEOS막의 CMP(Chemical Mechanical Polishing)에 의한 평탄화 공정 전후에 상기 P-TEOS막의 응력을 증가시켜서 웨이퍼의 휨 현상을 억제하였다.Conventionally, in order to solve the problem caused by the warpage of the wafer as described above, after filling the gap between the metal wiring layer with O ₃ USG film, a P-TEOS film having a compressive stress is formed thereon. Before and after the planarization process by CMP (Chemical Mechanical Polishing) of the formed P-TEOS film, the stress of the P-TEOS film was increased to suppress warpage of the wafer.

상기와 같은 종래의 방법에 의하면, P-TEOS막이 압축 응력을 가지고 있어서 금속 배선층 및 O₃USG막의 인장 응력에 의하여 발생되는 "-" 보우값에 따른 웨이퍼의 휨 현상을 어느 정도 상쇄시켜주기는 한다. 그러나, 금속 배선층의 응력이 산화막의 응력보다 크면 온도 변화에 따라 응력의 변화가 크게 된다. 따라서, 금속 배선층 형성 후 후속 공정을 거치면서 공정 온도의 변화에 따라 금속 배선층과 O₃USG막의 응력에 의한 보우값의 변화가 더욱 커져서 전체적인 웨이퍼 보우값은 "-"값을 가지고, 웨이퍼는 뒷면쪽으로 볼록하게 휘어진다. 이와 같은 현상은 금속 배선층이 증가할수록 더욱 심해진다.According to the conventional method as described above, the P-TEOS film has a compressive stress to offset the warpage phenomenon of the wafer according to the "-" Bow value generated by the tensile stress of the metal wiring layer and the O ₃ USG film to some extent. . However, if the stress of the metal wiring layer is larger than the stress of the oxide film, the change in stress is large according to the temperature change. Therefore, the bow value due to the stress of the metal wiring layer and the O ₃ USG film becomes larger as the process temperature changes during the subsequent process after the metal wiring layer is formed, so that the overall wafer bow value is "-" value, and the wafer is toward the back side. Bent convex This phenomenon becomes worse as the metal wiring layer increases.

또한, P-TEOS막의 압축 응력을 증가시키기 위하여 P-TEOS막 증착시 인가되는 파워를 증가시켜주지만, 파워 증가시에 소자에 미치는 영향에 대하여는 아직 정확하게 평가되어 있지 않고 있다.In addition, although the power applied during deposition of the P-TEOS film is increased to increase the compressive stress of the P-TEOS film, the influence on the device at the time of power increase has not yet been accurately evaluated.

본 발명의 목적은 상기한 종래의 문제를 해결하고자 하는 것으로서, 웨이퍼상에서 금속 배선층이 증가함에 따라 발생하는 웨이퍼 휨 현상을 억제할 수 있는 반도체 장치의 금속 배선 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described conventional problems, and to provide a method for forming metal wirings in a semiconductor device capable of suppressing wafer warpage caused by an increase in metal wiring layers on a wafer.

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 금속 배선 형성 방법을 설명하기 위한 단면도들이다.1 to 7 are cross-sectional views illustrating a metal wiring forming method according to a preferred embodiment of the present invention.

상기 목적을 달성하기 위하여, 본 발명에 따른 금속 배선 형성 방법에서는 반도체 기판상에 금속막을 형성한다. 상기 금속막 위에 큰 압축 응력을 가지는 응력 상쇄용 박막을 형성한다. 상기 응력 상쇄용 박막 및 금속막을 패터닝하여 금속 배선층 및 응력 상쇄용 박막 패턴을 형성한다. 상기 금속 배선층 사이의 갭을 채우도록 제1 절연막을 형성한다. 상기 제1 절연막 위에 압축 응력을 가지는 제2 절연막을 형성한다. 상기 제2 절연막을 평탄화한다. 상기 평탄화된 제2 절연막 위에 압축 응력을 가지는 제3 절연막을 형성한다.In order to achieve the above object, the metal wiring forming method according to the present invention forms a metal film on a semiconductor substrate. A stress canceling thin film having a large compressive stress is formed on the metal film. The stress canceling thin film and the metal film are patterned to form a metal wiring layer and a stress canceling thin film pattern. A first insulating film is formed to fill the gap between the metal wiring layers. A second insulating film having a compressive stress is formed on the first insulating film. The second insulating film is planarized. A third insulating film having a compressive stress is formed on the planarized second insulating film.

상기 응력 상쇄용 박막은 SiO₂, SiON 및 SiN으로 이루어지는 군에서 선택되는 어느 하나로 형성된다.The stress canceling thin film is formed of any one selected from the group consisting of SiO ₂ , SiON, and SiN.

상기 제1 절연막은 O₃USG로 형성되고, 상기 제2 절연막 및 제3 절연막은 P-TEOS 산화막으로 형성된다.The first insulating film is formed of O ₃ USG, and the second insulating film and the third insulating film are formed of a P-TEOS oxide film.

본 발명에 의하면, 금속 배선층 위에 큰 압축 응력을 가지는 응력 상쇄용 박막을 형성하므로, 금속막 증착시 발생되는 웨이퍼 휨 현상이 발생되지 않는다.According to the present invention, since the stress canceling thin film having a large compressive stress is formed on the metal wiring layer, the wafer warpage phenomenon generated during the deposition of the metal film does not occur.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1을 참조하면, 소정의 소자들이 형성된 반도체 기판(100)상에 금속 배선층 형성을 위한 금속막(110)을 형성한다. 상기 금속막(110)은 인장 응력을 갖는다.Referring to FIG. 1, a metal film 110 for forming a metal wiring layer is formed on a semiconductor substrate 100 on which predetermined elements are formed. The metal film 110 has a tensile stress.

도 2를 참조하면, 상기 금속막(110) 위에 큰 압축 응력을 가지는 응력 상쇄용 박막(112)을 형성한다. 상기 응력 상쇄용 박막(112)은 약 2.0E09 dyne/cm²이상의 압축 응력을 가지고 500Å 이상의 두께를 가지도록 형성한다. 상기 응력 상쇄용 박막(112)은 예를 들면 SiO₂, SiON, SiN 등을 사용하여 플라즈마를 이용한 증착 방법으로 형성한다.Referring to FIG. 2, a stress canceling thin film 112 having a large compressive stress is formed on the metal film 110. The stress canceling thin film 112 is formed to have a compressive stress of about 2.0E09 dyne / cm ² or more and a thickness of 500 kPa or more. The stress canceling thin film 112 is formed by, for example, a deposition method using plasma using SiO ₂ , SiON, SiN, or the like.

도 3을 참조하면, 상기 응력 상쇄용 박막(112) 및 금속막(110a)을 패터닝하여 금속 배선층(110a) 및 응력 상쇄용 박막 패턴(112a)을 형성한다.Referring to FIG. 3, the stress canceling thin film 112 and the metal film 110a are patterned to form the metal wiring layer 110a and the stress canceling thin film pattern 112a.

도 4를 참조하면, 상기 금속 배선층(110a) 사이의 갭을 채우도록 상기 결과물상에 O₃USG를 증착하여 제1 절연막(114)을 형성한다.Referring to FIG. 4, a first insulating layer 114 is formed by depositing O ₃ USG on the resultant to fill the gap between the metal wiring layers 110a.

도 5를 참조하면, 상기 제1 절연막(114) 위에 압축 응력을 가지는 제2 절연막(116), 예를 들면 P-TEOS 산화막을 형성한다.Referring to FIG. 5, a second insulating layer 116 having a compressive stress, for example, a P-TEOS oxide layer, is formed on the first insulating layer 114.

도 6을 참조하면, 상기 제2 절연막(116)을 CMP 방법에 의하여 평탄화하여 평탄화된 제2 절연막(116a)을 형성한다.Referring to FIG. 6, the second insulating layer 116 is planarized by a CMP method to form a planarized second insulating layer 116a.

도 7을 참조하면, 상기 평탄화된 제2 절연막(116a) 위에 역시 압축 응력을 가지는 제3 절연막(118), 예를 들면 P-TEOS 산화막을 형성한다.Referring to FIG. 7, a third insulating layer 118, for example, a P-TEOS oxide layer having a compressive stress, is also formed on the planarized second insulating layer 116a.

상기한 바와 같이, 본 발명에 의하면 금속 배선층 위에 큰 압축 응력을 가지는 응력 상쇄용 박막을 형성하므로, 금속막 증착시 발생되는 웨이퍼 휨 현상이 발생되지 않는다.As described above, according to the present invention, since the stress canceling thin film having a large compressive stress is formed on the metal wiring layer, the wafer warpage phenomenon generated when the metal film is deposited does not occur.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

Claims

Forming a metal film on the semiconductor substrate,

Forming a stress canceling thin film having a large compressive stress on the metal film;

Patterning the stress canceling thin film and the metal film to form a metal wiring layer and a stress canceling thin film pattern;

Forming a first insulating film to fill the gap between the metal wiring layers;

Forming a second insulating film having a compressive stress on the first insulating film;

Planarizing the second insulating film;

And forming a third insulating film having a compressive stress on the planarized second insulating film.

The method of claim 1, wherein the stress canceling thin film is formed of any one selected from the group consisting of SiO ₂ , SiON, and SiN.

The method of claim 1, wherein the first insulating film is formed of O ₃ USG.

The method of claim 1, wherein the second insulating film is formed of a P-TEOS oxide film.

The method of claim 1, wherein the third insulating film is formed of a P-TEOS oxide film.