KR100277867B1 - Method for forming metal line of semiconductor device - Google Patents
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Abstract
본 발명은 다층배선을 이용한 반도체소자에 있어서, 배선간 유전체층 형성시 공정을 간략화하고 평탄성을 향상시키는데 적당한 반도체소자의 배선형성방법을 제공하기 위한 것으로써, 절연층상에 복수개의 1차 배선라인들을 형성하는 공정과, 에칭가스를 첨가하여 상기 배선라인들을 포함한 절연층상에 제 1 유전체층을 형성하는 공정과, 상기 제 1 유전체층을 평탄화하는 공정과, 상기 평탄화된 제 1 유전체층상에 제 2 유전체층을 형성하는 공정과, 상기 제 2 유전체층상에 복수개의 2차 배선라인들을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.SUMMARY OF THE INVENTION The present invention provides a method for forming a wiring of a semiconductor device suitable for simplifying a process and improving flatness in forming a dielectric layer between wirings in a semiconductor device using multilayer wiring, and forming a plurality of primary wiring lines on an insulating layer. Forming a first dielectric layer on the insulating layer including the wiring lines by adding an etching gas, and planarizing the first dielectric layer, and forming a second dielectric layer on the planarized first dielectric layer. And forming a plurality of secondary wiring lines on the second dielectric layer.
Description
본 발명은 반도체소자에 관한 것으로 특히, 금속간 절연막을 형성함에 있어서 공정을 간략화하고, 평탄성을 향상시키는데 적당한 반도체소자의 배선형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for forming a wiring of a semiconductor device suitable for simplifying a process and improving flatness in forming an intermetallic insulating film.
일반적으로 다층 배선기술에 있어서 IMD(Inter Metal Dielectric)층은 집적도가 증가하면서 수반되는 배선간을 효과적으로 격리하고, 또한 평탄한 표면을 제공함으로써 배선저항을 감소시킨다.In general, in a multi-layered wiring technique, an intermetal dielectric (IMD) layer effectively isolates the wirings involved with increasing integration, and also reduces wiring resistance by providing a flat surface.
또한, 소자의 속도를 증대시키는데 중요한 기술중의 하나이다.It is also one of the important techniques to increase the speed of the device.
현재, 가장 널리 사용되고 있는 IMD층은 TEOS/SOG/TEOS가 적층된 3층막구조를 갖는다.Currently, the most widely used IMD layer has a three-layer film structure in which TEOS / SOG / TEOS is stacked.
이하, 종래기술에 따른 반도체소자의 배선형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a wiring forming method of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 1d는 종래 반도체소자의 배선형성방법을 설명하기 위한 공정단면도이다.1A to 1D are cross-sectional views illustrating a method for forming a wiring of a conventional semiconductor device.
도 1a에 도시한 바와 같이, 각종 소자(도면에 도시되지 않음)가 형성된 기판(11)상에 상기 소자들을 포함하여 절연층(12)을 형성한다.As shown in FIG. 1A, the insulating layer 12 is formed on the substrate 11 on which various elements (not shown) are formed.
절연층(12)상에 복수개의 배선라인(13)을 형성하고, 배선라인(13)들을 포함한 전면에 O2가스를 이용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법으로 제 1 유전체층(14)으로써 TEOS(Tetra Ethyl Ortho Silicate)(알콜시실란)층을 증착한다.A plurality of wiring lines 13 are formed on the insulating layer 12, and the first dielectric layer 14 is formed by using a plasma enhanced chemical vapor deposition (PECVD) method using an O 2 gas on the entire surface including the wiring lines 13. A Tetra Ethyl Ortho Silicate (TEOS) layer is deposited.
이때, 단일 TEOS층만을 사용하면 배선라인(13)들 사이에 보이드(void)(도면에 도시되지 않음)가 발생한다.At this time, when only a single TEOS layer is used, voids (not shown) are generated between the wiring lines 13.
일반적으로 O2가스를 이용하여 단일 TEOS층만을 형성하게 되면 보이드(void)가 배선라인(13)사이에서 형성된다.In general, when only a single TEOS layer is formed using O 2 gas, voids are formed between the wiring lines 13.
따라서, 적당한 두께로 제 1 유전체층(14)을 형성하고, 도 1b에 도시한 바와 같이, 상기 제 1 유전체층(14)상에 제 2 유전체층(15)으로써 SOG(Spin On Glass)층을 형성한다.Accordingly, the first dielectric layer 14 is formed to an appropriate thickness, and as shown in FIG. 1B, a spin on glass (SOG) layer is formed on the first dielectric layer 14 as the second dielectric layer 15.
이어, 제 2 유전체층(15)인 SOG층을 베이킹(baking)하여 배선라인(13)들 사이의 공간(Gap)을 메워 평탄도를 향상시킨다.Subsequently, the SOG layer, which is the second dielectric layer 15, is baked to fill the space Gap between the wiring lines 13 to improve flatness.
이후, 도 1c에 도시한 바와 같이, 제 2 유전체층(15)을 에치백하여 배선라인(13)상부의 제 2 유전체층(15)을 제거한다.Thereafter, as shown in FIG. 1C, the second dielectric layer 15 is etched back to remove the second dielectric layer 15 on the wiring line 13.
이는 비아홀(Via hole)형성시 메탈라인의 신뢰성을 향상시키기 위해 에치백공정으로 배선라인(13)상부의 제 2 유전체층(15)을 제거하는 것이다.This is to remove the second dielectric layer 15 on the wiring line 13 by an etch back process in order to improve the reliability of the metal line when forming the via hole.
여기서, 제 2 유전체층(15)을 에치백함에 있어서 가장 중요한 것은 제 2 유전체층(15)과 제 1 유전체층(14)과의 식각비 조절이다.Here, the most important thing in etching back the second dielectric layer 15 is controlling the etch ratio between the second dielectric layer 15 and the first dielectric layer 14.
즉, 상기 제 2 유전체층(15)과 제 1 유전체층(14)과의 식각비를 적절하게 조절함으로써 평탄도를 향상시킬 수가 있다.That is, the flatness can be improved by appropriately adjusting the etching ratio between the second dielectric layer 15 and the first dielectric layer 14.
통상, 제 1 유전체층(14)이 제 2 유전체층(15)보다 더 빨리 식각되므로 상기 제 2 유전체층(15)에치백시 식각비 조절을 통해 평탄한 층간절연막을 얻을 수 있다.In general, since the first dielectric layer 14 is etched faster than the second dielectric layer 15, a flat interlayer insulating film may be obtained by controlling the etching ratio when the second dielectric layer 15 is etched back.
이와같이, 제 2 유전체층(15)의 에치백이 완료되면, 도 1d에 도시한 바와 같이, 상기 제 2 유전체층(15)을 포함한 기판(11)전면에 제 3 유전체층(14a)으로써 TEOS층을 형성하여 3층막구조의 IMD층을 형성한다.As such, when the etch back of the second dielectric layer 15 is completed, a TEOS layer is formed as the third dielectric layer 14a on the entire surface of the substrate 11 including the second dielectric layer 15, as shown in FIG. 1D. An IMD layer of layered structure is formed.
이때, 제 3 유전체층(14a)도 제 1 유전체층(14)과 마찬가지로 PECVD법으로 형성한다.At this time, the third dielectric layer 14a is also formed by PECVD similarly to the first dielectric layer 14.
그러나 상기와 같은 종래 반도체소자의 배선형성방법은 다음과 같은 문제점이 있었다.However, the wiring forming method of the conventional semiconductor device as described above has the following problems.
첫째, IMD층을 형성하기 위해 TEOS증착-SOG증착-SOG베이킹-SOG에치백-TEOS증착과 같은 공정을 거쳐하므로 공정이 번거롭다.First, to form an IMD layer, the process is cumbersome because it undergoes a process such as TEOS deposition-SOG deposition-SOG baking-SOG etchback-TEOS deposition.
둘째, SOG에치백시 로딩효과(loading effect)에 의해 SOG의 식각속도가 빨라져 평탄화가 완전하게 이루어지지 않는다.Second, the SOG etching speed is increased by the loading effect during SOG etch back, so that the planarization is not completed.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, IMD층 형성에 따른 공정을 간략화하고 평탄도를 향상시키는데 적당한 반도체소자의 배선형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a method for forming a wiring of a semiconductor device suitable for simplifying the process of forming an IMD layer and improving flatness.
도 1a 내지 1d는 종래기술에 따른 반도체소자의 배선형성방법을 설명하기 위한 공정단면도1A to 1D are cross-sectional views illustrating a method of forming a wiring of a semiconductor device according to the related art.
도 2a 내지 2c는 본 발명에 따른 반도체소자의 배선형성방법을 설명하기 위한 공정단면도2A through 2C are cross-sectional views illustrating a method of forming wirings in a semiconductor device according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
11,21 : 기판 12,22 : 절연층11,21: substrate 12,22: insulating layer
13,23 : 배선라인 14,24 : 제 1 유전체층13,23 wiring line 14,24 first dielectric layer
15,24a : 제 2 유전체층 14a : 제 3 유전체층15,24a: second dielectric layer 14a: third dielectric layer
31 : 보이드(void)31: void
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 배선형성방법은 절연층상에 복수개의 1차 배선라인들을 형성하는 공정과, 에칭가스를 첨가하여 상기 배선라인들을 포함한 절연층상에 제 1 유전체층을 형성하는 공정과, 상기 제 1 유전체층을 평탄화하는 공정과, 상기 평탄화된 제 1 유전체층상에 제 2 유전체층을 형성하는 공정과, 상기 제 2 유전체층상에 복수개의 2차 배선라인들을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a method of forming a wiring of a semiconductor device, the method comprising: forming a plurality of primary wiring lines on an insulating layer, and adding a etching gas to form a first dielectric layer on the insulating layer including the wiring lines. Forming a layer, forming a first dielectric layer, forming a second dielectric layer on the planarized first dielectric layer, and forming a plurality of secondary wiring lines on the second dielectric layer. Characterized in that made.
이하, 본 발명의 반도체소자의 배선형성방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a wiring forming method of a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 2c는 본 발명의 반도체소자의 배선형성방법을 설명하기 위한 공정단면도이다.2A to 2C are cross-sectional views illustrating a method of forming a wiring of a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 각종 소자(도면에 도시되지 않음)가 형성된 기판(21)상에 후공정에서 형성되는 배선들과 소자들간의 격리를 위해 절연층(22)을 형성한다.As shown in FIG. 2A, an insulating layer 22 is formed on the substrate 21 on which various elements (not shown) are formed for isolation between the wires and the elements formed in a later process.
절연층(22)상에 메탈층을 형성한 후, 패터닝하여 복수개의 배선라인(23)들을 형성한다.After forming a metal layer on the insulating layer 22, and patterned to form a plurality of wiring lines (23).
상기 배선라인(23)들을 포함한 절연층(22)상에 PECVD법을 이용하여 제 1 유전체층(24)으로써 TEOS(Tetra Ethyl Ortho Silicate)층을 형성한다.A TEOS (Tetra Ethyl Ortho Silicate) layer is formed on the insulating layer 22 including the wiring lines 23 as the first dielectric layer 24 using PECVD.
그리고 상기 TEOS층 이외에 SiO, SiO2, Si3N4, BSG, PSG, BPSG중 어느하나를 적용할 수 있다.In addition to the TEOS layer, any one of SiO, SiO 2 , Si 3 N 4 , BSG, PSG, and BPSG may be applied.
이때, 상기 제 1 유전체층(24)을 형성함에 있어서 기존 O2가스에 C2F6식각가스를 첨가한다.In this case, in forming the first dielectric layer 24, C 2 F 6 etching gas is added to the existing O 2 gas.
식각가스를 첨가하므로써 제 1 유전체층(24)의 스텝커버리지(stepcoverage)를 향상시킬 수가 있다.By adding an etching gas, step coverage of the first dielectric layer 24 can be improved.
즉, 식각가스를 첨가하지 않는 종래에는 보이드(void)가 배선라인들 사이에서 형성되는 반면에 식각가스를 첨가하는 본 발명에 따르면 도 2a에 도시한 바와 같이, 배선라인(23)사이의 상측에 보이드(void)(31)가 형성된다.That is, according to the present invention in which a void is formed between the wiring lines in the prior art in which the etching gas is not added, as shown in FIG. 2A, the void is formed between the wiring lines 23. A void 31 is formed.
이와같이, 보이드(31)가 배선라인(23)상의 상부에 형성되는 것은 식각가스의 첨가에 의해 제 1 유전체층(24)의 스텝커버리지 향상됨에 따른 것이다.As such, the formation of the voids 31 on the wiring lines 23 is due to the improved step coverage of the first dielectric layer 24 by the addition of the etching gas.
이어 도 2b에 도시한 바와 같이, 보이드가 형성된 제 1 유전체층(24)을 화학기계적 단면연마(CMP:Chemical Mechanical Polishing)법으로 평탄화한다.2B, the first dielectric layer 24 having the voids is planarized by chemical mechanical polishing (CMP).
즉, 도 2b에 도시된 바와 같이, 보이드의 위치를 종래에 비해 배선라인(23)의 윗쪽으로 쉬프트시킨 다음, CMP공정으로 배선라인(23)윗쪽의 제 1 유전체층(24)을 제거하면 평탄화가 이루어진다.That is, as shown in FIG. 2B, when the position of the void is shifted to the upper side of the wiring line 23 as compared with the related art, and then the first dielectric layer 24 above the wiring line 23 is removed by the CMP process, the planarization is performed. Is done.
이후, 도 2c에 도시한 바와 같이, 평탄화된 제 1 유전체층(24)상에 제 2 유전체층(24a)을 형성하면 2층막으로 이루어진 IMD층이 형성된다.Subsequently, as shown in FIG. 2C, when the second dielectric layer 24a is formed on the planarized first dielectric layer 24, an IMD layer composed of a two-layer film is formed.
이때, 상기 제 2 유전체층(24a)의 물질은 제 1 유전체층(24)의 물질과 동일한 TEOS를 사용한다.In this case, the material of the second dielectric layer 24a uses the same TEOS as the material of the first dielectric layer 24.
이어, 제 1, 제 2 유전체층(24,24a)으로 이루어진 IMD층상에 복수개의 2차 배선라인(도면에 도시되지 않음), 더 나아가 3차, 4차배선라인들을 형성하면 본 발명에 따른 반도체소자의 배선형성공정을 완료한다.Subsequently, when a plurality of secondary wiring lines (not shown), and further, tertiary and quaternary wiring lines are formed on an IMD layer including the first and second dielectric layers 24 and 24a, the semiconductor device according to the present invention is formed. Complete the wiring formation process.
이상 상술한 바와 같이, 본 발명의 반도체소자의 배선형성방법은 IMD층 형성시 SOG형성-SOG베이킹(baking)-SOG에치백공정을 이용하지 않으므로 공정을 보다 간략화할 수 있다.As described above, the wiring forming method of the semiconductor device of the present invention does not use the SOG formation-SOG baking-SOG etch back process when forming the IMD layer, thereby simplifying the process.
또한 TEOS/SOG/TEOS의 3층막구조에 비해 평탄성이 우수한 IMD층을 형성할 수 있으므로 배선저항을 감소시켜 소자의 신뢰성을 향상시킨다.In addition, since the IMD layer having excellent flatness can be formed compared to the three-layer film structure of TEOS / SOG / TEOS, the wiring resistance is reduced, thereby improving the reliability of the device.
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KR1019980003431A KR100277867B1 (en) | 1998-02-06 | 1998-02-06 | Method for forming metal line of semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH06302593A (en) * | 1993-04-16 | 1994-10-28 | Oki Electric Ind Co Ltd | Fabrication of semiconductor device |
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1998
- 1998-02-06 KR KR1019980003431A patent/KR100277867B1/en not_active IP Right Cessation
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JPH06302593A (en) * | 1993-04-16 | 1994-10-28 | Oki Electric Ind Co Ltd | Fabrication of semiconductor device |
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