KR0126777B1 - Multi-layer connecting method of semiconductor device - Google Patents
Multi-layer connecting method of semiconductor deviceInfo
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Abstract
Description
제1A도 내지 제1D도는 종래의 포토레지스트 에치백에 의한 반도체 장치의 다층배선방법을 공정순서대로 도시한 단면도이고,1A to 1D are cross-sectional views showing a conventional multi-layer wiring method of a semiconductor device by a photoresist etch back in the order of a process,
제2A도 내지 제2D도는 종래의 SOG막 에치백에 의한 반도체 장치의 다층배선방법을 공정순서대로 도시한 단면도를 나타내고,2A to 2D show cross-sectional views showing a conventional multi-layered wiring method of a semiconductor device by SOG film etch back in the order of steps;
제3A도 내지 제3G도는 본 발명에 의한 반도체 장치 다층배선방법을 공정순서대로 도시한 단면도를 나타내고,3A to 3G show cross-sectional views showing the semiconductor device multilayer wiring method according to the present invention in the order of a process,
제4A도 내지 제4C도는 종래기술과 본 발명에 의한 층간절연막을 비교한 SEM사진을 나타낸 것이다.4A to 4C show SEM photographs comparing the interlayer insulating film according to the prior art and the present invention.
본 발명은 반도체 장치의 다층배선방법에 관한 것으로 특히 종래의 포토레지스트 에치백(etch-back)에 의한 다층배선방법과 SOG(Spin On Glass)막 에치백에 의한 다층배선방법의 장점을 함께 가지면서 동시에 각 기술의 단점을 극복한 반도체 장치의 다층배선방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-layered wiring method of a semiconductor device. In particular, the present invention has the advantages of a multi-layered wiring method using a conventional photoresist etch-back and a multi-layered wiring method by a spin on glass (SOG) film etchback. At the same time, the present invention relates to a multilayer wiring method of a semiconductor device that overcomes the disadvantages of each technology.
반도체 장치의 집적도가 증가하고 다층배선화 공정이 실용화됨에 따라서 금속배선막 사이의 층간절연막 형성기술은 제품의 신뢰성에 영향을 주는 중요한 변수가 되었다. 특히, 적층되는 배선이 다층화됨에 따라 상층에 놓이는 금속일수록 높은 단차를 가지게 되면서 포토그래피가 불량해진다.As the degree of integration of semiconductor devices has increased and the multi-layer wiring process has been put to practical use, the interlayer insulating film formation technology between metal wiring films has become an important variable affecting the reliability of products. In particular, as the stacked wirings are multilayered, the metal placed on the upper layer has a higher step height, and thus the photography becomes poor.
이러한 포토그래피의 불량은 최종제품의 효율을 떨어 뜨린다. 구체적으로 높은 단차로 인해 금속의 단차도포성이 불량해진다. 또한 단차 높이가 0.5μm 보다 크게 되면 후속하는 사진식각 공정에서 스텝퍼의 해상도가 한계에 부딪히기 때문에 미세패턴의 형성이 불가능해지는 문제점이 있다.This poor photography reduces the efficiency of the final product. Specifically, the high level difference results in poor level coatability of the metal. In addition, when the step height is greater than 0.5 μm, the resolution of the stepper hits a limit in a subsequent photolithography process, thereby making it impossible to form a fine pattern.
따라서 반도체 장치의 다층배선 공정에 있어 층간절연막의 평탄화는 필수적으로 해결해야만 하는 과제라고 할 수 있다.Therefore, it can be said that the planarization of the interlayer insulating film must be solved essentially in the multilayer wiring process of the semiconductor device.
종래의 다층배선 방법에서의 층간절연막 평탄화는 금속배선 형성 후 SiH4가스나 TEOS(Tetra-Ethyl-Ortho-Silicate)를 이용한 CVD(Chemical Vapor Deposition)산화막을 증착한 후 포토레지스트를 도포하여 에치백을 실시하는 포토레지스트 에치백에 의한 방법과 SOG(Spin On Glass)막을 증착한 후 에치백을 실시하는 SOG막 에치백에 의한 방법이 널리 적용되고 있다.In the conventional multilayer wiring method, the planarization of the interlayer insulating film is performed by forming a metal wiring, depositing a CVD (Chemical Vapor Deposition) oxide film using SiH 4 gas or TEOS (Tetra-Ethyl-Ortho-Silicate), and then applying a photoresist to etch back. The photoresist etchback method and the SOG film etchback method which etch back after depositing a SOG (Spin On Glass) film are widely applied.
그러너 포토레지스트 에치백에 의한 방법은 금속배선막 사이의 간격이 좁은 부분에서 보이드(Void)를 발생시킬 가능성이 크다. 구체적으로 인접한 금속 간의 어스팩트비(Aspect ratio:폭에 대한 깊이의 비율)가 0.4를 넘게 되면 대부분의 층간절연막에서 보이드가 형성된다. 이 보이드에는 수분이나 상부 금속배선막의 금속이 자리잡게 되어 제품의 신뢰성에서 악영향을 끼치게 되는 문제점이 있다.However, the method by the photoresist etchback is likely to generate voids in the narrow spaces between the metal wiring films. Specifically, voids are formed in most interlayer insulating films when the aspect ratio between adjacent metals exceeds 0.4. This void has a problem that the metal of the moisture or the upper metal wiring layer is located, which adversely affects the reliability of the product.
한편, SOG막 에치백에 의한 방법에서는 SOG막 액체 상태로 도포되면서 좁은 배선간격을 충분히 채우기 때문에 보이드 생성이 방지되는 장점이 있다. 그러나 이 방법에 의하면 3층 이상의 다층배선공정에서 반도체 장치 내 산화막의 단차가 커지게 되는데, 그 결과 금속의 사진식각공정시 스텝퍼 해상도의 한계로 인해 금속배선 폭의 축소가 어렵게 되고 미세패턴을 형성하기 어려운 문제점이 발생한다.On the other hand, in the SOG film etch back method, since the SOG film is applied in a liquid state and sufficiently fills a narrow wiring gap, there is an advantage in that void generation is prevented. However, according to this method, the step height of the oxide film in the semiconductor device increases in the multi-layer wiring process of three or more layers. As a result, it is difficult to reduce the width of the metal wiring due to the limitation of the stepper resolution during the photolithography process of the metal and to form a fine pattern. Difficult problems arise.
이하에서는 종래의 포토레지스트 에치백에 의한 반도체 장치의 다층배선방법과 SOG막 에치백에 의한 반도체 장치의 다층배선방법을 도면을 참조하여 설명한다.Hereinafter, a multilayer wiring method of a semiconductor device by a photoresist etch back and a multilayer wiring method of a semiconductor device by an SOG film etchback will be described with reference to the drawings.
제1A도 내지 제1D도는 종래의 포토레지스트 에치백에 의한 다층배선방법을 공정순서대로 도시한 단면도이다.1A to 1D are cross-sectional views showing a conventional multi-layered wiring method using a photoresist etch back in the order of a process.
제1A도를 참조하면, 패터닝된 제1금속배선막(11) 위에 제1TEOS산화막(12)을 10000 옹스트롬 이상의 두께로 증착하고, 포토레지스트 에치백 공정을 수행하기 위해 포토레지스트(14)를 코팅한다. 이때 보이드(13) 생성을 적게 하기 위해 포토레지스트 코팅 전에 증착된 산화막을 에치백하는 공정을 추가하기도 한다.Referring to FIG. 1A, the first TEOS oxide layer 12 is deposited on the patterned first metal interconnection layer 11 to a thickness of 10000 angstroms or more, and the photoresist 14 is coated to perform a photoresist etchback process. . In this case, in order to reduce the generation of the voids 13, a process of etching back the oxide film deposited before the photoresist coating may be added.
제1B도를 참조하면, O2또는 CF4와 O2가스로 된 플라즈마 내에서 제1TEOS산화막(12)의 윗부분이 드러날 때까지 포토레지스트 에치백 공정을 수행한다. 다음, 포토레지스트와 상기 산화막의 식각비가 동일해 지도록 식각조건을 조절하여 포토레지스트를 완전히 식각한다. 이 에치백 공정의 수행 결과 포토레지스트의 프로파일이 제1TEOS산화막(12)으로 옮겨지면서 산화막 표면이 평탄해 진다.Referring to FIG. 1B, a photoresist etchback process is performed until the upper portion of the first TEOS oxide film 12 is exposed in a plasma of O 2 or CF 4 and O 2 gas. Next, the etching conditions are adjusted so that the etching ratio of the photoresist and the oxide layer is the same, thereby completely etching the photoresist. As a result of performing this etch back process, the profile of the photoresist is transferred to the first TEOS oxide film 12, and the surface of the oxide film is flattened.
제1C도를 참조하면, 스트레이 커패시턴스(Stray capactiance)가 적은 상태에서 상층에 놓일 배선막과 절연을 하기 위하여 층간절연막인 제2TEOS산화막(15)을 증착한다.Referring to FIG. 1C, a second TEOS oxide film 15, which is an interlayer insulating film, is deposited to insulate the wiring film to be placed on the upper layer in a state where the stray capacitance is low.
제1D도를 참조하면, 제2TEOS산화막(15)상에 제2금속(16)을 형성한다.Referring to FIG. 1D, a second metal 16 is formed on the second TEOS oxide layer 15.
포토레지스트 에치백 기술은 상기 제1C도에서 보이는 것과 같이 어느 정도 양호한 평탄도를 얻을 수 있는 것이나, 제1A도 및 제1B도에 보이는 것과 같이 배선 간의 간격이 좁은 경우 TEOS산화막의 두께를 최소한 금속배선막 이상의 두께로 증착해야 되므로 산화막 증착 후 보이드(13)가 발생하게 되는 문제점이 있다. 이러한 반도체 장치 내의 보이드 잔류는 수분이 침투하여 잔류하는 문제, 크랙이 발생하는 기점이 되는 문제 등을 발생시키면서 제품의 신뢰성에 악영향을 주는 요인이 된다.The photoresist etchback technique is capable of obtaining some good flatness as shown in Fig. 1C, but at least metallization of the TEOS oxide film when the spacing between wires is narrow as shown in Figs. 1A and 1B. Since the deposition to a thickness of more than the film has a problem that the void 13 occurs after the oxide film deposition. The void residue in the semiconductor device is a factor that adversely affects the reliability of the product while causing problems such as moisture penetrating and remaining as a starting point for cracking.
포토레지스트 에치백에 의한 다층배선방법의 문제점을 해결하기 위한 대체기술로서 SOG막 에치백에 의한 다층배선방법이 제안되었다.As an alternative technique for solving the problem of the multilayer wiring method by photoresist etch back, a multilayer wiring method by SOG film etch back has been proposed.
제2A도 내지 제2D도는 SOG막 에치백에 의한 다층배선방법을 공정순서대로 도시한 것이다.2A to 2D show the multi-layer wiring method by SOG film etch back in the order of process.
제2A도를 참조하면, 패터닝된 제1금속배선막(21) 위에 제1TEOS산화막(22)을 증착한다.Referring to FIG. 2A, a first TEOS oxide layer 22 is deposited on the patterned first metal interconnection layer 21.
제2B도를 참조하면, 상기 제1TEOS산화막(22) 상에 SOG막(27)을 코팅한다. 이때, 제1B도에 보딘 것과 같은 좁은 배선간격 내의 보이드 발생을 억제하기 위하여, 산화막의 증착조건을 보이드가 발생하지 않는 최대 두께로 증착하는 것이 일반적인 방법이다.Referring to FIG. 2B, an SOG film 27 is coated on the first TEOS oxide film 22. At this time, in order to suppress the generation of voids within a narrow wiring interval as shown in FIG.
제2C도를 참조하면, 건식식각으로 제1TEOS산화막(22)의 윗부분이 드러날 때까지 SOG막(27)을 에치백한다.Referring to FIG. 2C, the SOG film 27 is etched back by dry etching until the upper portion of the first TEOS oxide film 22 is exposed.
제2D도를 참조하면, 금속배선막의 절연을 위한 층간절연막인 제2산화막(25)을 재증착한 후 제2금속배선막(26)을 형성시킨다.Referring to FIG. 2D, the second metal film 25 is formed by redepositing the second oxide film 25, which is an interlayer insulating film for insulating the metal wiring film.
그러나 상기와 같은 SOG막 에치백에 의한 방법의 경우 좁은 배선간격 내에서의 보이드 발생은 예방되나, 반도체 장치의 제조시 절연막의 단차가 커지게 되어 단차도포성이 나빠지는 문제점이 있다.However, in the method of the SOG film etch back as described above, the generation of voids within a narrow wiring interval is prevented, but there is a problem in that the step coverage of the insulating film becomes large due to the increase in the step height of the insulating film in the manufacture of the semiconductor device.
특히 3층 이상의 다층배선 공정에 있어서는 상기 SOG막 에치백에 의한 방법의 문제점이 더욱 심각해 진다.In particular, in the multi-layer wiring process of three or more layers, the problem of the method by the SOG film etch back becomes more serious.
구체적으로, 불량한 단차 도포성으로 인해 후속하는 사진식각공정에서 촛점심도(depth of focus)가 증가되어야만 하는 공정 상의 어려움이 뒤따르게 된다. 즉, 제2D도에 보인 바와 같이 상층부의 금속 식각공정시 원하는 금속피치(pitch)-선폭과 간격-를 안정되게 패터닝하는 것이 곤란한 문제가 있다. 이와 같은 경우 일반적으로 금속배선의 형상이 본래의 크기를 갖지 못하고 선폭이 작아지므로 배선의 폭이 국부적으로 절단되거나 좁아지는 형태로 패턴이 형성될 수 있다. 이에 따라 배선의 저항이 급격히 증가하거나 전자적 이동(electrlmigrarion)이 발생하면서 반도체 장치의 신뢰성이 저하된다. 또한 배선 폭이 크게 형성되어져야 하므로 그 결과 칩 크기가 증가되는 문제점을 야기시킨다.In particular, poor step coverage results in process difficulties in which the depth of focus must be increased in subsequent photolithography processes. That is, as shown in FIG. 2D, it is difficult to stably pattern a desired metal pitch (line width and spacing) during the metal etching process of the upper layer. In this case, since the shape of the metal wiring generally does not have the original size and the line width is reduced, the pattern may be formed in a form in which the width of the wiring is locally cut or narrowed. As a result, the resistance of the wiring is rapidly increased or the electronic movement (electrlmigrarion) occurs, thereby reducing the reliability of the semiconductor device. In addition, since the wiring width must be formed large, as a result, the chip size increases.
상기 종래기술에 의한 문제점들을 해결하기 위한 본 발명의 목적은, 포토레지스트 에치백에 의한 방법이나 SOG막 에치백에 의한 방법에 비해 평탄도가 우수하면서 동시에 좁은 배선간격 내에서의 보이드 발생이 방지될 수 있는 반도체 장치의 다층배선방법을 제공함을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention for solving the problems of the prior art is to provide excellent flatness and prevent voids within a narrow wiring interval, as compared with the photoresist etchback method or the SOG film etchback method. An object of the present invention is to provide a multilayer wiring method of a semiconductor device.
상기 목적을 달성하기 위하여 본 발명은, 패터닝된 제1금속배선막 위에 산화막을 보이드가 형성되지 않는 두께로 형성하는 단계; 상기 산화막 위에 SOG막을 도포하는 단계; 상기 산화막의 표면이 드러날 때까지 상기 SOG막을 에치백하는 단계; 층간절연막을 적층하는 단계; 상기 층간절연막의 상부에 포토레지스트를 도포하는 단계; 상기 포토레지스트를 에치백하면서 상기 층간절연막의 일부를 식각하는 단계; 및 상기 일부식각된 층간절연막의 상부에 제2금속배선막을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체 장치의 다층배선방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of: forming an oxide film on the patterned first metal wiring film to a thickness at which no void is formed; Applying an SOG film on the oxide film; Etching back the SOG film until the surface of the oxide film is exposed; Stacking an interlayer insulating film; Applying a photoresist on the interlayer insulating film; Etching a portion of the interlayer insulating film while etching back the photoresist; And forming a second metal wiring film on the partially etched interlayer insulating film.
상기 SOG막은 실록산(siloxanes)이나 실리케이트(silicates)를 포함하여 구성되는 것이 바람직하다. 실록산 또는 실리케이트는 알콜성 용매와 혼합되어져 사용된다. 용매는 베이킹 공정을 수행하면 SOG막 외부로 배출되어 진다. 상기 베이킹은 SOG막이 코팅된 후 150-450℃에서 수행되는 것이 바람직하다. 베이킹의 결과 형성되는 고체 SOG막은 SiO2막과 유사한 성질을 가지게 된다.The SOG film preferably comprises siloxanes or silicates. The siloxanes or silicates are used in admixture with alcoholic solvents. The solvent is discharged to the outside of the SOG film when the baking process is performed. The baking is preferably performed at 150-450 ° C. after the SOG film is coated. The solid SOG film formed as a result of baking has properties similar to that of the SiO 2 film.
상기 SOG막은 2000-6000Å의 두께로 코팅되는 것이 바람직한데 이 코팅은 2회 이상 나누어 수행되어질 수도 있다. 또한 상기 SOG막의 에치백은 건식식각법으로 수행되며, 에치백되는 두께는 3000-6000Å 정도인 것이 바람직하다.The SOG film is preferably coated with a thickness of 2000-6000 kPa, and the coating may be performed two or more times. In addition, the etch back of the SOG film is performed by a dry etching method, the thickness of the etch back is preferably about 3000-6000Å.
상기 산화막은 TEOS산화막으로서 그 두께가 3000-4000Å인 것이고, 상기 층간절연막은 그 적층되는 두께가 8000-10000Å인 것이 바람직하다.The oxide film is a TEOS oxide film whose thickness is 3000-4000 kPa, and the interlayer insulating film preferably has a thickness of 8000-10000 kPa.
상기 제1금속배선막 및 제2금속배선막은 Al을 포함하여 구성되거나, 상기 금속배선막 중의 어느 하나만이 Al을 포함하여 구성되거나 또는 상기 제1금속배선막 및/또는 제2금속배선막이 Si을 포함하여 구성되거나, 순금속을 포함하여 구성되는 것이 바람직하다.The first metal wiring film and the second metal wiring film may include Al, or any one of the metal wiring films may include Al, or the first metal wiring film and / or the second metal wiring film may contain Si. It is preferably configured to include, or comprises a pure metal.
상기 제1금속배선막과 제2금속배선막을 연결하는 금속은 W(텅스텐)을 포함하여 구성되는 것이 바람직하다. 이 W는 WF6또는 WCl6을 원천가스로 사용하여 화학기상증착법으로 침적된다.The metal connecting the first metal interconnection film and the second metal interconnection film preferably includes W (tungsten). This W is deposited by chemical vapor deposition using WF 6 or WCl 6 as the source gas.
상기 층간절연막은 SiH4가스나 TEOS를 사용하여 형성된 SiO2박막인 것이 바람직하다. 이 층간절연막은 포토레지스트를 에치백하는 공정에서 1000-2000Å의 두께에 걸쳐 식각되는 것이 바람직하다.The interlayer insulating film is preferably a SiO 2 thin film formed using SiH 4 gas or TEOS. This interlayer insulating film is preferably etched over a thickness of 1000-2000 kPa in the step of etching back the photoresist.
본 발명의 방법은 다층배선화 공정이 응용되는 모든 반도체 제품에 적용될 수 있는 것으로, 특히 로직(Logic) 제품 등에서 층간절연막을 평탄화하며 금속배선막의 피치(pitch)가 감소된 효과를 가져올 수 있는 것이다.The method of the present invention can be applied to all semiconductor products to which the multilayered wiring process is applied. In particular, in the logic products, the interlayer insulating film can be planarized and the pitch of the metal wiring film can be reduced.
이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제3A도 내지 제3G도는 본 발명에 의한 다층배선방법을 공정순서대로 도시한 것이다.3A to 3G show the multilayer wiring method according to the present invention in the order of process.
제3A도를 참조하면, 제1금속배선막(31)을 포함한 기판의 전면에 제1산화막(32)을 증착한다. 구체적으로 0.7μm의 배선폭, 0.7μm의 배선높이에서 4000Å의 두께로 제1산화막(32)을 증착한다. 이 증착된 제1산화막의 두께는 배선간격의 폭에 따라 차이가 생기는 것인데 금속간격 내에서의 보이드 생성을 방지하려면 3000-4000Å 정도의 두께를 가지는 바람직하다. 한편, 제1산화막(32)은 TEOS막인 것이 바람직하다.Referring to FIG. 3A, the first oxide layer 32 is deposited on the entire surface of the substrate including the first metal interconnection layer 31. Specifically, the first oxide film 32 is deposited to a thickness of 4000 mW at a wiring width of 0.7 m and a wiring height of 0.7 m. The thickness of the deposited first oxide film is different depending on the width of the wiring gap. To prevent void generation within the metal gap, the thickness of the deposited first oxide film is preferably about 3000 to 4000 mW. On the other hand, the first oxide film 32 is preferably a TEOS film.
제3B도를 참조하면, 제1산화막(32)의 전면에 SOG막(37)을 4000Å의 두께로 코팅한다. 이 코팅막의 두께는 2000-6000Å인 것이 바람직하며, 코팅은 수 회로 나누어 수행될 수도 있다.Referring to FIG. 3B, the SOG film 37 is coated on the entire surface of the first oxide film 32 to a thickness of 4000 kPa. It is preferable that the thickness of this coating film is 2000-6000 kPa, and a coating may be performed by dividing several times.
제3C도를 참조하면, 건식식각으로 SOG막(37)을 4500Å 정도 에치백한다. 에치백되는 정도는 코팅된 SOG막의 두께인 2000-6000Å에 대응하여 3000-6000Å 정도인 것이 바람직하다.Referring to FIG. 3C, the SOG film 37 is etched back to about 4500 kPa by dry etching. The degree of etch back is preferably about 3000-6000 kPa, corresponding to 2000-6000 kPa of the thickness of the coated SOG film.
제3D도를 참조하면, 제2산화막(35)을 12500Å의 두께로 증착한다. 제2산화막의 두께는 12000-3000Å 정도인 것이 바람직하다.Referring to FIG. 3D, the second oxide film 35 is deposited to a thickness of 12500 kV. It is preferable that the thickness of a 2nd oxide film is about 12000-3000 GPa.
제3E도를 참조하면, 포토레지스트(34)를 도포한 후 일정 온도에서 베이킹을 수행한다.Referring to FIG. 3E, the photoresist 34 is coated and then baked at a predetermined temperature.
제3F도를 참조하면, 포토레지스트(34)를 에치백하면서 제2산화막(35)도 일부 식각되게 하여 평탄한 층간 절연막을 형성한다.Referring to FIG. 3F, the second oxide film 35 is partially etched while the photoresist 34 is etched back to form a flat interlayer insulating film.
제3G도를 참조하면, 상기 에치백 공정을 수행한 후 잔류한 포토레지스트를 유기용매로 제거한 후 제2금속배선막(36)을 형성한다.Referring to FIG. 3G, after the etch back process is performed, the remaining photoresist is removed with an organic solvent to form a second metal wiring layer 36.
제4A도 내지 제4C도는 각각 종래기술과 본 발명에 따른 층간절연막의 단차를 비교한 SEM사진을 나타낸 것이다.4A to 4C show SEM photographs comparing the steps of the interlayer insulating film according to the prior art and the present invention, respectively.
제4A도는 SOG막 에치백 방법에 의한 층간절연막을 나타낸 것으로서 단차가 높은 것을 확인할 수 있다.4A shows an interlayer insulating film by the SOG film etch back method, and it can be seen that the step height is high.
제4B도는 포토레지스트 에치백 방법에 의한 층간절연막을 나타낸 것으로서 단차는 그다지 불량하지 않으나 보이드가 심하게 발생한 것을 확인할 수 있다.4B shows the interlayer insulating film by the photoresist etch back method, and the step is not so bad, but it can be confirmed that the voids are severely generated.
제4C도는 본 발명의 방법에 의한 층간절연막을 나타낸 것으로서 보이드 발생이 방지된 동시에 층간절연막이 평탄해진 것을 확인할 수 있다.4C shows the interlayer insulating film according to the method of the present invention, and it can be seen that voids are prevented and the interlayer insulating film is flattened.
상기와 같은 본 발명의 구성에 의하면, 좁은 배선간격 내에서의 보이드 생성이 방지되고 동시에 층간절연막이 평탄해져서 다층배선공정에서의 단차로 인한 문제가 해결되어지는 효과가 있다.According to the configuration of the present invention as described above, there is an effect that the generation of voids within a narrow wiring interval is prevented and the interlayer insulating film is flattened to solve the problem caused by the step in the multi-layer wiring process.
이상 본 발명을 구체적인 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 국한되지 아니하고, 당업자가 가진 통상적인 지식의 범위 내에서 그 변형이나 개량이 가능한 것으로 해석해야 한다.Although the present invention has been described with reference to specific embodiments, the present invention is not limited to the above embodiments, and it should be construed that modifications and improvements are possible within the scope of ordinary knowledge of those skilled in the art.
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