KR0166826B1

KR0166826B1 - Method of interlayer insulating film in a semiconductor device

Info

Publication number: KR0166826B1
Application number: KR1019950058882A
Authority: KR
Inventors: 김학남
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-28
Filing date: 1995-12-28
Publication date: 1999-02-01

Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 초집적화 미세 패턴에서 소자의 평탄화 특성을 높이는데 적당하도록 한 반도체 소자의 층간 절연막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device, which is suitable for enhancing the planarization characteristics of the device in a super-integrated fine pattern.

상기와 같은 본 발명의 반도체 소자의 층간 절연막 형성방법은 반도체 기판상에 층간 절연을 위한 ILD층을 형성하고 소정영역에 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하는 전면에 금속층을 형성하고 패터닝하여 하부 금속배선층을 형성하는 공정과, 전면에 제1산화막층, 질화막층, 제2산화막층을 차례대로 형성하는 공정과, 상기 제2산화막층상에 SOG층을 도포하고 에치백하여 평탄화하는 과정과, 상기 평탄화 공정으로 노출된 질화막을 제거하고 제3산화막층을 형성한 후, 소정부분에 콘택홀을 형성하는 공정으로 이루어진다.The method of forming an interlayer insulating film of a semiconductor device of the present invention as described above comprises the steps of forming an ILD layer for interlayer insulation on a semiconductor substrate and forming a contact hole in a predetermined region, and forming a metal layer on the entire surface including the contact hole. Forming a lower metal wiring layer by patterning, forming a first oxide layer, a nitride layer, and a second oxide layer on the entire surface in turn; and applying and etching back an SOG layer on the second oxide layer to planarize it. And removing the nitride film exposed by the planarization process to form a third oxide film layer, and then forming a contact hole in a predetermined portion.

Description

Method of forming interlayer insulating film of semiconductor device

제1도 (a)(b)는 종래의 반도체 소자의 공정단면도1 (a) and (b) are process cross-sectional views of a conventional semiconductor device.

제2도 (a)(b)(c)는 본 발명의 반도체 소자의 공정단면도2 (a) (b) (c) are process cross-sectional views of the semiconductor device of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

20 : 반도체 기판 21 : 필드 산화막20: semiconductor substrate 21: field oxide film

22 : 게이트 23 : ILD층22: gate 23: ILD layer

24 : 하부 금속배선층 25 : 제1산화막24: lower metal wiring layer 25: first oxide film

26 : 질화막층 27 : 제2산화막층26: nitride layer 27: second oxide layer

28 : SOG층 29 : 제3산화막층28: SOG layer 29: third oxide film layer

30 : 비아 콘택홀30: Via contact hole

일반적으로 다층배선 기술은 집적회로에서의 배선을 다층화 하여, 기판내에 배치된 각 소자간의 조합에 자유도를 주어, 고밀도의 디바이스를 형성시키기 위한 기술이다.In general, a multi-layered wiring technique is a technique for forming a high-density device by multiplying the wiring in an integrated circuit, giving a degree of freedom to the combination between the elements disposed in the substrate.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 층간 절연막 형성공정에 대하여 설명하면 다음과 같다.Hereinafter, an interlayer insulating film forming process of a conventional semiconductor device will be described with reference to the accompanying drawings.

제1도 (a)(b)는 종래의 반도체 소자의 공정단면도이다.(A) and (b) are process cross-sectional views of a conventional semiconductor device.

먼저, 제1도 (a)에서와 같이, 소자격리 영역에 필드 산화막(3)이 형성되고, 활성영역에 게이트(1) 등의 소자가 형성된 반도체 기판상에 층간절연을 위해 ILD층(2)을 형성한다.First, as shown in FIG. 1A, a field oxide film 3 is formed in an element isolation region, and an ILD layer 2 is formed for interlayer insulation on a semiconductor substrate on which an element such as a gate 1 is formed in an active region. To form.

그리고 금속배선층 콘택홀을 형성하고, 전면에 금속층을 형성한 후, 하부 금속배선(4)을 패터닝 한다.Then, the metal wiring layer contact holes are formed, the metal layer is formed on the entire surface, and the lower metal wiring 4 is patterned.

이어, 하부 금속배선(4) 및 소자의 특성을 보호하기 위하여 상기 하부 금속배선(4)이 형성된 ILD층(2)상에 Si를 다량 함유한 제1플라그마 산화막(5), 스텝 커버리지(Step Coverage) 향상을 위한 TEOS를 이용한 제2플라그마 산화막(6)을 차례로 형성한다.Next, in order to protect the characteristics of the lower metal wiring 4 and the device, the first plasma oxide film 5 containing a large amount of Si on the ILD layer 2 on which the lower metal wiring 4 is formed, and step coverage The second plasma oxide film 6 using TEOS is formed in order to improve coverage.

그리고 제2플라그마 산화막(6)상에 배선사이의 평탄로 향상을 위해 SOG층(7)을 형성한다.The SOG layer 7 is formed on the second plasma oxide film 6 to improve the flat path between the wirings.

이어, 제1도(b)에서와 같이, 상기 SOG층(7)을 에치백(Etch Back)하여 평탄화 시킨후에 층간 절연을 위해 제3플라즈마 산화막(8)을 형성하고 상, 하부 배선이 콘택되어질 부분의 제3플라즈마 산화막(8), 제2플라즈마 산화막(6), 제1플라즈마 산화막(5)을 차례대로 식각하여 상, 하부 배선 연결용 콘택홀을 형성한다.Subsequently, as shown in FIG. 1 (b), the SOG layer 7 is etched back and planarized to form a third plasma oxide film 8 for interlayer insulation, and upper and lower wirings may be contacted. The third plasma oxide film 8, the second plasma oxide film 6, and the first plasma oxide film 5 of the portion are sequentially etched to form upper and lower wire connection contact holes.

상기와 같은 종래 기술의 층간 절연막에 있어서, SOG층(7)은 배선 사이의 평탄도를 향상시켜 상부 금속배선의 패턴형성을 용이하게 하기 위한 것이다.In the above-described interlayer insulating film of the prior art, the SOG layer 7 is to facilitate the pattern formation of the upper metal wiring by improving the flatness between the wirings.

SOG층(7)은 절연막 두께의 감소 및 상, 하부 금속배선의 접촉부위에 잔존하는 SOG에 의한 배선 신뢰도의 저하 방지를 위해 에치백 공정으로 평탄화를 이룬다.The SOG layer 7 is planarized by an etch back process in order to reduce the thickness of the insulating film and to prevent the degradation of the wiring reliability due to the SOG remaining at the contact portions of the upper and lower metal wirings.

그리고 SOG층(7)의 에치백 공정에서 소자의 신뢰도 저하요인의 발생을 막기 위해 제1플라즈마 산화막(5)은 Si를 많이 함유한 산화막을 사용한다.In order to prevent occurrence of deterioration factors of the element in the etch back process of the SOG layer 7, the first plasma oxide film 5 uses an oxide film containing much Si.

그러나 상기와 같은 종래의 다층배선에서의 층간 절연막 형성에는 다음과 같은 문제점이 있었다.However, there existed the following problems in the formation of the interlayer insulating film in the conventional multilayer wiring as described above.

SOG층의 에치백 공정에 의한 평탄화시에 하부 금속배선의 단차가 큰 부분에서 상대적으로 SOG가 얇게 남게 되므로, 하부의 층간 절연막의 과다식각 문제가 발생하게 된다(하부의 층간 절연막으로 산화막을 하용하여 식각조건을 제어하기가 어렵다).Part where the step difference of the lower metal wiring is large at the time of planarization by the etch back process of the SOG layer Since the SOG remains relatively thin at, the overetching problem of the lower interlayer insulating film occurs (it is difficult to control the etching conditions by using an oxide film as the lower interlayer insulating film).

상기와 같은 층간 절연막의 과다식각은 하부 금속배선을 단락시키게 되므로 소자의 특성을 저하시키게 된다.The overetching of the interlayer insulating film as described above shorts the lower metal wires, thereby degrading device characteristics.

본 발명은 상기와 같은 종래의 층간 절연막 형성방법의 문제점을 해결하기 위하여 안출한 것으로, 초집적화 미세 패턴에서 소자의 평탄화 특성을 높이는데 적당하도록 한 반도체 소자의 층간 절연막 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the conventional method for forming an interlayer insulating film as described above. have.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 층간 절연막 형성방법은 반도체 기판상에 층간 절연을 위한 ILD층을 형성하고 소정영역에 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하는 전면에 금속층을 형성하고 패터닝하여 하부 금속배선층을 형성하는 공정과, 전면에 제1산화막층, 질화막층, 제2산화막층을 차례대로 형성하는 공정과, 상기 제2산화막층상에 SOG층을 도포하고 에치백하여 평탄화하는 공정과, 상기 평탄화 공정으로 노출된 질화막을 제거하고 제3산화막층을 형성한 후, 소정부분에 콘택홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The interlayer insulating film forming method of the semiconductor device of the present invention for achieving the above object is a step of forming an ILD layer for interlayer insulation on a semiconductor substrate and forming a contact hole in a predetermined region, and a front surface including the contact hole Forming and patterning a metal layer to form a lower metal wiring layer; forming a first oxide layer, a nitride layer, and a second oxide layer on the front surface in turn; and applying an SOG layer on the second oxide layer and etching back. And a step of forming a contact hole in a predetermined portion after removing the nitride film exposed by the planarization process, forming a third oxide layer, and forming a contact hole.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 층간 절연막 형성방법에 대하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming an interlayer insulating film of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

제2도 (a)(b)(c)는 본 발명의 반도체 소자의 공정단면도이다.(A), (b), and (c) are process cross-sectional views of the semiconductor device of the present invention.

본 발명은 제1, 2 산화막층 사이에 식각 선택비가 낮은 질화막을 형성한 것으로, 먼저, 제2도(a)에서와 같이, 소자격리 영역에 필드 산화막(21)이 형성되고, 활성 영역에 게이트(22) 등의 소자가 형성된 반도체 기판(20)상에 층간 절연을 위해 ILD층(23)을 형성한다.According to the present invention, a nitride film having a low etching selectivity is formed between the first and second oxide film layers. First, as shown in FIG. 2A, a field oxide film 21 is formed in an element isolation region, and a gate is formed in an active region. An ILD layer 23 is formed for interlayer insulation on the semiconductor substrate 20 on which elements such as 22 are formed.

그리고 상기 ILD층(23)의 소정영역을 제거하여 콘택홀을 형성한다.In addition, a predetermined region of the ILD layer 23 is removed to form a contact hole.

이어, 상기 콘택홀을 포함하는 전면에 금속층을 형성하고, 소정영역에만 남도록 패터잉하여 하부 금속배선층(24)을 형성한다.Subsequently, a metal layer is formed on the entire surface including the contact hole, and the lower metal wiring layer 24 is formed by patterning the metal layer to remain only in a predetermined region.

그리고 상기 하부 금속배선층(24)이 형성된 전면에 SiH₄, N₂를 이용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 500Å∼3000Å 두께로 제1산화막층(25)을 형성한다.In addition, the first oxide layer 25 is formed on the entire surface on which the lower metal wiring layer 24 is formed by using a plasma enhanced chemical vapor deposition (PECVD) process using SiH ₄ and N ₂ .

이어, 상기 제1산화막층(25)상에 TiN 또는 SiN₃N₄를 이용하여 PECVD 공정으로 100Å∼2000Å 두께로 질화막층(26)을 형성한다.Subsequently, the nitride film layer 26 is formed on the first oxide layer 25 by using a TiN or SiN ₃ N ₄ in a PECVD process with a thickness of 100 GPa to 2000 GPa.

그리고 상기 질화막층(26)상에 TEOS(Ttra-Ethyl-Ortho-Silicate)를 사용하여 PECVD 공정으로 500Å∼3000Å 두께로 제2산화막층(27)을 형성하고, 전면에 상기 질화막층(26)과 식각 선택비가 10 : 1 이상이 되는 SOG층(28)을 형성하고 제2도(b)에서와 같이, 에치백(Etch Back) 한다.Then, a second oxide layer 27 is formed on the nitride layer 26 by using a TOS (Ttra-Ethyl-Ortho-Silicate) in a PECVD process with a thickness of 500 to 3000 Å, and the nitride layer 26 and the nitride layer 26 are formed on the entire surface. An SOG layer 28 having an etching selectivity of 10: 1 or more is formed and etched back, as shown in FIG.

이때, 상기 SOG층(28)의 에치백 공정에서 하부의 제2산화막층(27)과의 식각 선택비는 0.4∼0.8 : 1이 되도록 진행한다.At this time, in the etch back process of the SOG layer 28, the etching selectivity with the lower second oxide layer 27 is 0.4 to 0.8: 1.

이어, 제2도(c)에서와 같이, SOG층(28)에 에치백 되어 노출된 질화막층(26)을 제거하고, 전면에 SiH₄또는 TEOS를 이용하여 PECVD 공정으로 1000Å∼7000Å 두께로 제3산화막층(29)을 형성한다.Subsequently, as shown in FIG. 2 (c), the nitride film layer 26 etched and exposed to the SOG layer 28 is removed, and the SiN ₄ or TEOS is applied to the entire surface in a PECVD process using a thickness of 1000 kPa to 7000 kPa. The oxide film layer 29 is formed.

그리고 하부 금속배선층(24)과 상부 금속배선층(도면에 도시되지 않음)을 콘택시킬 부분에 비아 콘택홀(30)을 형성한다.A via contact hole 30 is formed in a portion where the lower metal wiring layer 24 and the upper metal wiring layer (not shown) are to be contacted.

상기와 같은 본 발명의 반도체 소자의 층간 절연막 형성방법은 제2산화막층(27)이 SOG층(28)의 에치백 공정시에 식각 선택비가 높으므로, 절연막의 평탄도가 향상된다.In the method for forming an interlayer insulating film of the semiconductor device of the present invention as described above, since the etching selectivity of the second oxide layer 27 is high during the etch back process of the SOG layer 28, the flatness of the insulating film is improved.

그리고 SOG층(28)이 얇게 형성되는 부분에는 질화막층(26)에 의해 제1산화막층(25)이 전혀 손상을 받지 않으므로 하부의 금속배선에 소자의 신뢰성을 저하시킬만한 영향을 주지 않게 된다.In addition, since the first oxide layer 25 is not damaged at all by the nitride layer 26 in the portion where the SOG layer 28 is formed thinly, the lower metal wiring does not affect the reliability of the device.

상기와 같은 본 발명의 반도체 소자의 층간 절연막 형성방법은 에치백 공정시에 엔드 포인트(End Point) 설정(질화막)에 의한 식각이 가능하므로 식각조건의 선택이 효율적으로 이루어진다.In the method of forming the interlayer insulating film of the semiconductor device of the present invention as described above, the etching is possible by the end point setting (nitride film) during the etch back process, so that the selection of the etching conditions is performed efficiently.

그러므로 IMD층(제1, 2산화막층)의 두께를 최소화 할 수 있어. 스텝 커버리지를 개선하는 효과가 있다.Therefore, the thickness of the IMD layer (first and second oxide layer) can be minimized. There is an effect of improving the step coverage.

Claims

Forming an ILD layer for interlayer insulation on a semiconductor substrate and forming a contact hole in a predetermined region; forming and patterning a metal layer on the entire surface including the contact hole to form a lower metal wiring layer; Forming a first oxide layer, a nitride layer, and a second oxide layer in order; applying a SOG layer on the second oxide layer, etching back, and planarizing; removing a nitride film exposed by the planarization process; And forming a contact hole in a predetermined portion after the oxide film layer is formed.

The method for forming an interlayer insulating film of a semiconductor device according to claim 1, wherein the first oxide layer is formed to have a thickness of 500 to 3000 mW by PECVD using SiH ₄ and N ₂ O.

The method for forming an interlayer insulating film of a semiconductor device according to claim 1, wherein the second oxide film layer is formed to have a thickness of 500 mW to 3000 mW by PECVD using TEOS.

2. The interlayer of a semiconductor device according to claim 1, wherein the etchback process is carried out so that the etching selectivity with the underlying second oxide layer is 0.4 to 0.8: 1 (second oxide layer: SOG layer). Method of forming an insulating film.

The method for forming an interlayer insulating film of a semiconductor device according to claim 1, wherein the nitride film is formed with a thickness of 100 GPa to 2000 GPa by PECVD using TiN and SiN ₃ N ₄ .

The method of forming an interlayer insulating film of a semiconductor device according to claim 1 or 5, wherein the etching selectivity of the nitride film layer and the SOG layer is set to 10: 1 or more.

The method for forming an interlayer insulating film of a semiconductor device according to claim 1, wherein the third oxide film layer is formed to have a thickness of 1000 GPa to 7000 GPa by PECVD using SiH ₄ or TEOS.