KR19990073851A

KR19990073851A - 반도체 소자의 텅스텐 플러그 형성 방법

Info

Publication number: KR19990073851A
Application number: KR1019980007050A
Authority: KR
Inventors: 김상용
Original assignee: 김규현; 아남반도체 주식회사
Priority date: 1998-03-04
Filing date: 1998-03-04
Publication date: 1999-10-05
Also published as: KR100278882B1

Abstract

반도체 소자의 전극 연결을 위해 절연막에 의해 절연된 반도체 기판 상의 접합 영역 또는 게이트 전극인 폴리실리콘과 금속막을 서로 연결하기 위한 금속 플러그를 텅스텐으로 형성하는 방법에 관한 것으로, 반도체 기판에 절연막을 증착하고, 포토리소그래피 공정에 의해 콘택트 홀을 형성한 다음, 반도체 기판 전면에 글루층을 얇게 증착하고, 그 상부에 텅스텐 막을 두껍게 증착한다. 그리고, 텅스텐 막을 CMP 공정에 의해 제거하여 콘택트 홀에만 텅스텐 막이 남은 텅스텐 플러그를 형성한 후, 드러난 절연막의 상부를 식각하여 텅스텐 플러그가 절연막 상부로 튀어나오게 형성함으로써 후속 공정인 금속막을 단락 없이 쉽게 연결할 수 있어 반도체 제조 공정에의 적용이 용이할 뿐만 아니라 텅스텐 플러그와 연결되는 금속 패턴을 작게 할 수 있어 소자의 미세화에 유리하다.

Description

반도체 소자의 텅스텐 플러그 형성 방법

본 발명은 반도체 소자의 텅스텐 플러그 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 전극 연결을 위해 절연막에 의해 절연된 반도체 기판 상의 접합 영역 또는 게이트 전극인 폴리실리콘과 금속막을 서로 연결하기 위한 금속 플러그를 텅스텐으로 형성하는 방법에 관한 것이다.

일반적으로 반도체 소자를 제조할 경우 반도체 소자의 전극 연결을 위하여 반도체 기판과 금속막을 절연한 절연막에 반도체 기판의 접합 영역 및 게이트 전극인 폴리실리콘과 금속막이 연결될 부위를 정의하기 위하여 콘택트 홀을 형성한 다음, 알루미늄과 같은 금속을 스퍼터링과 같은 방법을 이용하여 증착함으로써 금속막을 형성한다.

이와 같이 스퍼터링과 같은 방법에 의해 알루미늄과 같은 금속을 증착할 경우, 반도체 소자의 고집적화에 의한 콘택트 홀의 미세화에 따라 콘택트 홀 내부에 보이드(void)에 의해 알루미늄과 같은 금속이 완전히 매워지지 않아 반도체 소자의 전극 연결이 이루어지지 않을 뿐만 아니라 콘택트 홀 내부를 매우는 알루미늄과 같은 금속의 불균일에 의해 콘택트 홀에서 스텝커버리지(step coverage)가 불량하게 되어 소자의 수율이 감소되게 된다.

이러한 이유로 인하여 반도체 소자의 고집적화에 따른 반도체 소자의 전극 연결을 위한 물질로서 콘택트 홀에서 양호한 스텝커버리지를 갖는 텅스텐을 이용하여 금속 플러그를 이용하게 되었다.

그러면, 반도체 소자의 전극 연결을 위한 종래의 텅스텐 플러그 형성 방법을 첨부된 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.

먼저, 반도체 소자가 형성된 반도체 기판(1)과 금속막을 절연하기 위하여 약 400℃의 낮은 온도에서 상압 화학 기상 증착법으로 반도체 기판(1) 전면에 인이 함유된 글라스로 절연막(2)을 10000Å정도의 두께로 성장시킨다. 그 다음, 반도체 소자의 전극 연결을 위하여 반도체 기판(1)의 접합 영역 및 게이트 전극인 폴리실리콘과 금속막이 연결될 부위를 정의하기 위하여 포토리소그래피(photolithography) 공정에 의해 도 1a에서와 같이 절연막(2)을 식각하여 콘택트 홀(3)을 형성한다. 그리고, 콘택트 홀(3) 내부에 베리어 메탈로 티타늄(Ti)과 질화 티타늄(TiN)의 글루층(4)을 300Å ∼ 600Å 정도의 얇은 두께로 형성한다. 이때, 글루층(4)은 후속 공정에서 식각 베리어층으로 이용된다.

그 다음, 도 1b에서와 같이 글루층(4) 상부에 화학 기상 증착법으로 5000Å ∼ 8000Å 정도의 두께로 텅스텐 막(5)을 두껍게 증착한다. 그리고, 두껍게 증착된 텅스텐 막(5)을 전면 식각하여 도 1c에서와 같이 콘택트 홀(3)에 메워진 텅스텐 막(5)만 남게 하여 텅스텐 플러그(6)를 형성하고, 드러난 글루층(4)을 식각함으로써 텅스텐 플러그(6)를 완성한다.

이후, 반도체 소자와 소자간의 연결선 및 패드 연결을 위해 금속막을 증착한 다음, 패터닝하여 전극을 형성함으로써 반도체 소자를 완성한다.

이와 같은 종래의 전면 식각 방법에 의한 텅스텐 플러그 형성 방법에서는 텅스텐 막의 하부에 글루층으로 티타늄과 질화 티타늄 막을 증착하는 데, 이러한 티타늄과 질화 티타늄 막은 텅스텐 막보다 식각율이 낮기 때문에 티타늄과 질화 티타늄 막을 식각하는 동안 텅스텐 막이 과도하게 식각되어 텅스텐 플러그가 움푹 들어가는 문제가 발생한다(도 1c 참조). 이렇게 텅스텐 플러그 상부에 홈이 발생하게 되면 후속 공정에서 금속막을 연결하고자 할 때 단락과 공정상의 어려움이 발생하게 된다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 텅스텐 플러그를 형성시 콘택트 홀에 형성되는 텅스텐 플러그 상부가 움푹 들어가는 것을 방지하는 데 있다.

도 1a 내지 도 1c는 종래의 전면 식각 공정을 사용하여 텅스텐 플러그를 형성하는 공정을 도시한 순서도이고,

도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 CMP 공정을 사용하여 텅스텐 플러그를 형성하는 공정을 도시한 순서도이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판의 접합층 및 폴리실리콘과 금속막을 연결하기 위하여 절연막에 형성된 콘택트 홀에 글루층을 얇게 형성하고, 그 상부에 텅스텐 막을 두껍게 증착한 다음, CMP(chemical mechanical polishing) 공정을 이용하여 텅스텐 막을 제거하여 콘택트 홀에만 텅스텐 막이 남도록 한 후, 드러난 절연막의 상부를 얇게 식각하여 텅스텐 플러그가 절연막 상부로 튀어나오게 형성하는 것을 특징으로 한다.

상기에서 텅스텐 막을 CMP 공정으로 제거하는 경우 상기 콘택트 홀에서 텅스텐 막의 상부면이 절연막의 상부면과 같아지도록 하는 것이 바람직하다.

상기에서 텅스텐 막을 CMP 공정으로 제거할 경우 상기 텅스텐 막과 글루층은 CMP 공정에 의한 연마율이 같은 슬러리를 사용하는 것이 바람직하다.

상기에서 텅스텐 막을 CMP 공정을 이용하여 제거하는 경우 텅스텐용 슬러리의 조건을 중력 1.03 내지 1.1 g/cm³, 점도 10PCS 이하, PH 2.1 내지 2.6, 파티클 크기 200nm 이하로 하는 것이 바람직하다.

상기에서 글루층은 티타늄과 질화 티타늄 막으로 형성하는 것이 바람직하다.

이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.

먼저, 반도체 소자가 형성된 반도체 기판(11)과 금속막을 절연하기 위하여 약 400℃의 낮은 온도에서 상압 화학 기상 증착법으로 반도체 기판(11) 전면에 인이 함유된 글라스로 절연막(12)을 10000Å정도의 두께로 성장시킨다. 그 다음, 반도체 소자의 전극 연결을 위하여 반도체 기판(11)의 접합 영역 및 게이트 전극인 폴리실리콘과 금속막이 연결될 부위를 정의하기 위하여 포토리소그래피 공정에 의해 도 2a에서와 같이 절연막(12)을 식각하여 콘택트 홀(13)을 형성한다. 그리고, 콘택트 홀(13) 내부에 베리어 메탈로 티타늄(Ti)과 질화 티타늄(TiN)의 글루층(14)을 300Å ∼ 600Å 정도의 얇은 두께로 형성한다. 이때, 글루층(14)은 후속 공정에서 식각 베리어층으로 이용된다.

그 다음, 도 2b에서와 같이 글루층(14) 상부에 화학 기상 증착법으로 5000Å ∼ 8000Å 정도의 두께로 텅스텐 막(15)을 두껍게 증착한다. 그리고, 도 2c에서와 같이 CMP 공정으로 두껍게 증착된 텅스텐 막(15)과 글루층(14)을 연마한다. 이때, CMP 공정에서 사용하는 연마재는 텅스텐 막(15)의 연마율과 글루층(14)의 연마율이 같은 강산 슬러리를 이용하는 것이 바람직하며, 텅스텐 막(15)의 상부가 절연막(12)의 상부와 같아지도록 즉, 텅스텐 막(15)과 글루층(14)이 절연막(12) 상부에서 완전히 제거되도록 하여 콘택트 홀(13)에만 텅스텐 막(15)과 글루층(14)이 남도록 함으로써 평탄한 텅스텐 플러그(16)를 형성한다.

이때, CMP 공정의 조건은 텅스텐 막(15) 제거율을 2410

±

170 Å/MIN으로 하며, 텅스텐용 슬러리의 조건은 중력이 1.03 ∼ 1.1 g/cm³, 점도가 10PCS 이하, PH가 2.1 ∼ 2.6, 파티클 크기가 200 nm 이하이며, 텅스텐을 식각하는 에천트의 함유량이 7%인 것이 바람직하다.

그리고, 금속막을 다층화할 경우 텅스텐 플러그(16)의 상부가 절연막(12)의 상부와 같을 경우 후속 공정에서의 금속 패턴 형상이 커지게 되어, 반도체 소자를 미소화할 경우 금속 패턴 사이의 쇼트로 인하여 신뢰성 및 수율이 저하된다.

이러한 것을 방지하기 위하여 도 2c에서와 같이 CMP 공정에 의해 평탄한 텅스텐 플러그(16)를 형성한 후, 도 2d에서와 같이 드러난 절연막(12)의 상부를 건식 식각이나 습식 식각으로 얇게 제거하여 콘택트 홀(13)의 텅스텐 플러그(16)가 절연막(12)의 상부로 튀어나오게 형성한다. 이후, 반도체 소자와 소자간의 연결선 및 패드 연결을 위해 금속막을 증착한 다음, 패터닝하여 전극을 형성함으로써 반도체 소자를 완성한다.

이와 같이 본 발명은 반도체 소자의 전극 연결을 위해 반도체 기판의 접합 영역 및 폴리실리콘과 금속막을 연결하기 위한 텅스텐 플러그를 CMP 공정을 이용하여 평탄하게 형성한 후, 드러난 절연막의 상부를 식각하여 텅스텐 플러그가 절연막 상부로 튀어나오게 형성함으로써 후속 공정인 금속막을 단락 없이 쉽게 연결할 수 있어 반도체 제조 공정에의 적용이 용이할 뿐만 아니라 텅스텐 플러그와 연결되는 금속 패턴을 작게 할 수 있어 소자의 미세화에 유리하다.

Claims

반도체 기판에 절연막을 증착하고, 포토리소그래피 공정에 의해 콘택트 홀을 형성하는 단계와;

상기 콘택트 홀이 형성된 반도체 기판 전면에 글루층을 얇게 증착하고, 그 상부에 텅스텐 막을 두껍게 증착하는 단계와;

상기 텅스텐 막을 CMP 공정에 의해 제거하여 상기 콘택트 홀에만 텅스텐 막이 남은 텅스텐 플러그를 형성하는 단계와;

상기 텅스텐 플러그 형성 후, 드러난 상기 절연막의 상부를 식각하여 상기 텅스텐 플러그가 절연막 상부로 튀어나오게 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
청구항 1 에 있어서, 상기 텅스텐 막을 CMP 공정을 이용하여 제거하는 단계는 CMP 공정을 이용하여 상기 글루층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
청구항 1 또는 2 에 있어서, 상기 글루층은 티타늄과 질화 티타늄 막으로 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
청구항 1 또는 2 에 있어서, 상기 텅스텐 막을 CMP 공정으로 제거하는 단계에서 상기 텅스텐 막과 글루층은 CMP 공정에 의한 연마율이 같은 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
청구항 1 또는 2 에 있어서, 상기 텅스텐 막을 CMP 공정으로 제거하는 단계에서 상기 콘택트 홀에서 텅스텐 막의 상부면이 상기 절연막의 상부면과 같아지도록 하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
청구항 1 또는 2 에 있어서, 상기 텅스텐 막을 CMP 공정을 이용하여 제거하는 단계에서 텅스텐용 슬러리의 조건은 중력 1.03 내지 1.1 g/cm³, 점도 10PCS 이하, PH 2.1 내지 2.6, 파티클 크기 200 nm 이하인 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
청구항 6 에 있어서, 상기 텅스텐용 슬러리는 텅스텐을 식각하는 에천트가 7% 함유된 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.