KR19990072967A - 플립-칩장치제조방법 - Google Patents

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Abstract

본 발명은 상호 연결된 기판 상에 땜납 범프 상호 연결을 위해 하위 범프 금속화(UBM)에 적용하기 위한 공정을 개시하고 있다. 이러한 공정은 UBM을 한정하기 위한 리프트-오프(lift-off) 기술을 사용하고, 이 리프트-오프 기술은 석판 패턴화 후 포토레지스트의 광선 경화의 결과로서 개선된 에지 해상도를 갖는다.

Description

플립-칩 장치 제조 방법{Manufacture of flip-chip devices}
본 발명은 다중 칩 모듈(MCM) 플립-칩(flip-chip) 장치의 제조 방법 및 플립 칩 결합을 위한 땜납 습윤성 금속 접촉을 형성하는 기술에 관한 것이다.
종래의 반도체 장치 패키징의 전형적인 상태는 전형적으로 패키지되지 않은 집적 회로(IC) 칩들 또는 노출된 다이가 실리콘, 세라믹, 또는 에폭시-유리 라미네이트의 단일 기판 상으로 기계적으로 및 전기적으로 모두 접속된 고밀도의 상호 연결된 구조물을 사용한다. 상호 연결 기술, 기판 물질 및 결합 처리 단계, 예를들면 클리닝의 선택은 모두 전체적인 어셈블리 기술을 정의하는 데 있어서 중요한 역할을 하며, MCM 단가 및 신뢰도에 영향을 미친다. 여러 가지 상호 연결 기술이 노출된 다이를 MCM 기판 상에 어셈블하기 위해 마이크로 전자 공업계에 사용되어 왔다. 이들 기판은 IC들 간의 전기적 상호 연결을 위한 "구조물(fabric)"로서 및 구조적 지지체로서 작용한다. 전형적으로 MCM은 여러 가지 공지된 기술, 즉, 와이어 본딩, 테이프 자동화 결합(TAB) 및 플립-칩 납땜 중의 하나를 사용하여 어셈블된다.
일반적으로, MCM 패키지의 디자인은 제조업체의 특정 능력, MCM 구조, 재료의 상대적 단가 및 요구되는 I/O 구조 및 밀도에 의존한다. 다시 말해, 상호 연결 기술 및 클리닝 공정의 선택은 높은 수율 및 제품 신뢰도를 위해 필요한 어셈블리 공정을 정의하는 데 중요한 역할을 한다.
가장 일반적이고, 명목상으로 가장 낮은 단가의 상호 연결 기술은 와이어 본딩이다. 그러나, 와이어 본딩 연결은 많은 큰 밑넓이를 갖는 단점이 있으므로, 큰 기판을 초래하고 필연적으로 치밀하지 못한 MCM을 초래한다. 전자 공학 제법에 잘 알려진 바와 같이, 어셈블리에서 임의의 특징물의 증가된 크기는 직접적으로 증가된 단가로 나타난다. 더욱이, MCM 모듈에서, 모듈의 크기를 증가시키는 것은 상호 결합 길이를 증가시키고, 증가된 리드 인덕턴스 및 저항, 및 전자 성능의 저하를 유도한다. 더욱이, 전형적인 와이어 본딩 장치, 예를들면 스티치 결합기는 결합을 한 번에 하나로 만들고, 개선된 고속 결합기에 의해서 조차 시간 소비 오퍼레이션이 오늘날 이용되고 있다.
TAB 결합은 보다 작은 밑넓이 및 부분 배치 처리라는 장점을 갖는다. 그러나, TAB 어셈블리는 일반적으로 각각의 IC 디자인에 대한 상이한 세공을 요하며, 이러한 본딩 기술에 현저한 비용을 덧부친다. 더욱이, TAB 어셈블리는 IC 디자인 융통성을 제한하는 주변 I/O 배열의 상호 연결로 제한된다. 주변 I/O 패드는 전형적으로 보다 큰 피치를 갖고, 따라서 플립-칩 땜납 본딩에 따라 사용될 수 있는 구역 I/O 배열보다 낮은 전체 I/O 밀도를 갖는다. 또한, TAB 결합된 상호 연결은 전형적으로 플립-칩 결합된 상호 연결보다 큰 커패시턴스 및 큰 와류(parasitic) 인덕턴스를 보여준다.
현재 플립-칩 본딩은 주변 또는 구역 I/O 배열 모두에 가장 큰 I/O 밀도로 최상의 성능을 제공하는 것으로 인식되고 있다. 더욱이, 플립-칩 결합은 본래 고속의 높은 처리량의 제조 방법을 조장하는 배치 어셈블리 공정이다. 그러나, 여러 가지 이유 때문에, 플립-칩 MCM 어셈블리는 통상적으로 공지된 어셈블리 기술들 중에서 가장 고가의 기술로 간주된다. 이는 특히 상호 연결 기판으로서 다중층 동시 소성된 세라믹(MCM-C), 또는 증착된 박막 세라믹 또는 실리콘 기판(MCM-D)을 종종 사용하는 고성능 MCM 디자인에 대해 들어맞는다. 보다 단가가 낮은 대용물은 전형적으로 인쇄된 와이어링 보드, 즉, 에폭시-유리 섬유 라미네이트이다. 그러나, I/O 카운트 및 밀도가 종래의 어셈블리 상태에서 증가함에 따라, 실리콘은 단가 경쟁력이 있게 되고, 고성능 용도에 선택되는 상호 연결 기판을 대표한다.
플립-칩 기술을 사용하는 전자 패키지의 어셈블리는 특히 컴퓨터 및 컴퓨터 주변 기기의 제조에서 지배적인 기술이다. 또한, 이 기술은 통신 네트워크 제품용의 전자 및 포토닉스 패키지의 어셈블리에 널리 사용된다. 플립-칩 어셈블리의 본질은 실리콘 웨이퍼, 세라믹 기판, 또는 인쇄된 회로 기판 등의 상호 연결 기판 상에 반도체 기판을 "거꾸로(upside-down)" 부착하는 것이다. 부착 수단은 전형적으로 볼, 패드, 또는 범프 형태의 땜납(이하 총칭적으로 범프라 칭함)이다. 땜납 범프는 반도체 칩 또는 상호 연결 기판, 또는 이들 모두에 적용될 수 있다. 본딩 동작에서, 칩은 기판과 접촉하게 놓이고, 땜납은 이 땜납을 환류시키고, 칩을 기판 상에 부착시키도록 가열된다. 성공적인 본딩을 위해, 땜납이 결합되는 부위는 땜납에 의해 습윤될 필요가 있다.
집적 회로 기판 또는 카드에 전형적으로 사용되는 금속 상호 연결 패턴은 알루미늄이다. 알루미늄에 직접적으로 납땜하기 위한 기술들이 시도되어 왔지만, 알루미늄이 납땜에 바람직한 물질이 아니라는 것은 잘 알려져 있다. 결과적으로, 업계의 관행은 알루미늄 접촉 패드 상에 금속 코팅을 도포하고, 이 코팅에 땜납 범프 또는 패드를 인가하는 것이다. 금속 코팅은 전형적으로 하위 범프 금속화(UBM)라 칭한다.
UBM 기술에 사용된 금속 또는 금속들은 알루미늄에 잘 부착되어야 하고, 전형적인 주석 땜납 조성물에 의해 습윤될 수 있고, 고도로 전도성이어야 한다. 이들 요건에 부합되는 구조는 크롬과 구리의 착물이다. 크롬이 먼저 증착되어 알루미늄에 부착되고, 구리가 크롬 위에 도포되어 땜납 습윤성 표면을 제공한다. 크롬은 무기 물질 뿐만 아니라 유기 물질 등의 여러 가지 물질에 잘 부착되는 것으로 알려져 있다. 따라서, 크롬은 구리 및 알루미늄 등의 금속에 대해서 뿐만 아니라 유전성 물질, 예를들면 IC 처리에 통상적으로 사용된 SiO2, SINCAPS, 폴리이미드 등에 잘 부착된다. 그러나, 땜납 합금은 구리를 용해시키고 크롬으로부터 수분을 제거한다. 따라서, 크롬 바로 위의 구리 박층은 용융된 땜납에 용해되고, 이어서 땜납은 크롬층으로부터 수분 제거될 것이다. 땜납과 UBM 간의 인터페이스 보전을 보장하기 위해, 크롬과 구리의 착물 또는 합금층이 전형적으로 크롬층과 구리층 사이에 사용된다.
상기 층들은 종래와 같이 스퍼터링되므로, 이들을 증착하기 위한 몇 가지 옵션을 편리하게 입수할 수 있다. 이 층은 합금 타겟으로부터 스퍼터링될 수 있다. 이는 크롬 타겟을 사용하여 스퍼터링될 수 있고, 이어서 구리 타겟으로 변화될 수 있다. 또는 이는 별개의 크롬 및 구리 타겟 및 이들 두 타겟 간의 천이를 이용하여 스퍼터링될 수 있다. 후자를 선택하면 분류된 조성을 갖는 층을 생산하므로, 이것이 바람직한 기술이다.
그러한 구조물을 형성하는 데 있어서, 기재된 용인된 관행은 착물 층의 선택적 증착을 위한 추가 공정을 사용하는 것이다. 추가의 공정들은 공지되어 있으며, 통상적으로 리프트-오프(lift-off) 기술을 사용하여 구현된다. 그러나, 리프트-오프 공정은 본래 UBM을 증착시키기에 바람직한 기술, 예를들면 스퍼터링과 친화될 수 없다. 스퍼터링 시에 기판인 UBM은 100℃를 초과하는 온도에 이른다. 이들 온도에서, 리프트-오프 공정에 사용된 포토레지스트는 치수 변형되고, 포토레지스트 패턴의 에지 첨도(acuity)가 악화된다. 더욱이, 아래 놓인 기판에 대한 UBM의 접착을 개선하기 위해, 표면을 백 스퍼터링하여 이를 거칠게 만드는 것이 관례이다. 이러한 공정에서, 기판 및 포토레지스트는 역시 100℃를 초과하는 온도까지 가열되어, 공정에 대한 불친화도를 덧부친다.
본 발명에 따라, 통상적인 처리 단계, 예를들면 스퍼터링, 백 스퍼터링 및 이온 밀링(ion milling)과 연관된 비교적 고온의 사용을 허용하는 하위 범프 이온화를 적용한 공정에 있어서 개선이 이루어진다. 이는 고온 처리 전에 패턴을 치수 안정화시키기 위해 리프트-오프에 사용된 포토레지스트를 처리함으로써 달성된다. 이러한 처리는 포토레지스트가 석판 인쇄에 의해 패턴화된 후 화학선 교차 결합 단계를 포함한다.
도 1은 상호 연결된 기판 및 이 기판 상에 칩을 조립하기 직전에 땜납 범프된 플립 칩의 일부의 개략도.
도 2는 하위 범프 금속화에 제공된 땜납 범프 결합 부위를 갖는 플립-칩의 개략도.
도 3 내지 도 7은 본 발명에 따른 도 2의 하위 범프 금속화 패턴을 생산하기 위해 사용된 전형적인 처리 단계의 개략도.
* 도면의 주요 부분에 대한 부호의 설명
11: 상호 연결된 기판 12: 접촉 패드
13: 플립 칩 14: I/O 접촉 패드
15, 32: 땜납 범프 21, 31: UBM 층
22: 폴리이미드 보호층 24: 접촉 패드
26: 포토레지스트 층 27: 윈도우
본 발명의 반도체 장치의 제조 방법에 따르면,
기판 상의 금속 층이,
a. 상기 기판 상에 포토레지스트 층을 도포하는 단계,
b. 상기 포토레지스트에 윈도우들을 형성하기 위해 상기 포토레지스트를 패턴화하는 단계,
c. 상기 패턴화된 포토레지스트 상에 금속화 층을 증착시키는 단계, 및
d. 상기 기판으로부터 상기 포토레지스트 층을 제거함으로써 리프트-오프에 의해 상기 금속화층을 패턴화시키고, 상기 윈도우들에 상기 금속화의 부분들을 남기는 단계에 의해 패턴화되는 반도체 장치 제조 방법에 있어서, 상기 금속화 층을 증착시키는 단계 전에 UV선의 플럭스에 상기 패턴화된 포토레지스트를 노출시키는 단계를 수행하는 것을 특징으로 한다.
도 1을 참조하여, 실리콘 상호 연결된 기판(11)의 절개부는 상호 연결된 기판 상의 러너(도시하지 않음)와 상호 연결된 접촉 패드(12)와 함께 나타낸다. 플립 칩(13)은 각각 땜납 범프(15)를 갖는 I/O 접촉 패드(14)의 배열과 함께 나타낸다. 전체적인 상호 연결 기판은 몇 개의 플립-칩 부위를 포함할 수 있거나 또는 도시한 칩을 지지하는 중간 상호 연결 기판일 수 있다. 본 명세서에 일반적으로 기재된 기술 및 본 발명은 광범위한 땜납 설치 장치를 커버하며, 세라믹 기판 및 에폭시 인쇄된 와이어링 보드 등의 기타 상호 연결 기판에 적용된다. 당업계의 숙련자들은 땜납 범프가 플립-칩 상의 접촉 패드 또는 상호 연결된 기판 상의 패드 또는 이들 모두와 접촉하도록 도포될 수 있음을 이해할 수 있을 것이다. 본 발명의 하기 설명에서, 땜납 범프는 플립-칩에 도포된다.
상기한 바와 같이, 땜납 접합될 두 소자 상의 접촉 패드는 UBM을 구비하고 있다. UBM 층들은 땜납 범프 및 접촉 패드에 비해 얇고 도 1에 도시하지 않는다. UBM은 설명하기 위해 과장된 두께로 도 2에서 21로 나타낸다. 도 2는 알루미늄 러너(도시하지 않음)를 커버하는 전형적인 폴리이미드 보호층(22) 및 접촉 패드(24) 부분을 나타낸다. 접촉 패드는 알루미늄, 구리 또는 기타 적절한 금속화 물질일 수 있다. 이들 패드는 IC(도시하지 않음)의 필드 산화물 상에 전형적으로 형성되고, 보호용의 최종 폴리이미드 코팅(22)은 접촉 패드 위에 증착된다. 접촉 윈도우들은 바람직하게는 광 한정(photodefinition) 공정에 의해 폴리이미드층 내에 형성된다. 하위 범프 금속화 층(21)은 폴리이미드 윈도우에 형성된다. IC 처리의 이들 양상은 잘 알려져 있다. 단일층으로서 하지만 상기한 바와 같이 나타낸 UBM 층(21)은 Cr 및 Cu의 착물층이 바람직하다. 대안으로, 이 층은 Ti-Pd-Au, Ti-Ni-Au, 또는 기타 적절한 물질일 수 있다.
본 발명에 따라 도 2의 구조물을 생산하기 위해 사용된 공정 단계들은 도 3-7로서 나타낸다.
도 3에는 UBM의 형성 전의 플립-칩(13)을 나타낸다. 도 3를 참조하면, 포토레지스트 층(26)은 종래 수단을 사용하여 플립-칩 기판(13) 상에 스핀 코팅된다. 포토레지스트는 석판 인쇄에 의해 패턴화되고, 윈도우들(27)은 도 4에 나타낸 바와 같이 접촉 패드 배열 위에서 개방된다. 사용된 포토레지스트 공정은 리프트-오프를 위해 공지된 몇몇 종래 공정들 중의 하나이다. 포토레지스트 패턴 내의 윈도우들은 리프트-오프 후에 양호한 에지 해상도를 제공하도록 반대 각으로 재도입되는 것이 바람직하다. 반대 각 윈도우를 생성하기 위해, 이중-레벨 또는 삼중-레벨 레지스트는 현상 후 언더커트를 형성하기 위해 자주 사용된다. 단일 포토레지스트 레벨 만을 요하는 다른 옵션은 레지스트의 톤을 역전시키기 위해 포토레지스트와 첨가제를 혼합시키는 것이다. 반대 각을 갖는 윈도우들이 형성된다. 이러한 포토레지스트 기술에 대한 설명은 문헌[H. Klose, R. Sigush, W. Arden, "양성 포토레지스트의 반대 화상:특성화 및 모델링(Image Reversal of Positive Photoresist: Characterization and Modeling)", IEEE Transactions on Electron Devices, Vol. 제32판, 제9호, 1985년 9월]에 제공되어 있다.
윈도우들을 패턴화시킨 후 남아있는 포토레지스트 물질이 광선에 과도하게 노출된다. 이 광선은 화살표(28)로 도 4에 나타낸다. 광원은 UV선의 임의의 소스일 수 있다. 이 광선은 패턴을 노출시키기 위해 사용된 동일한 광원일 수 있다. 그러나, 선량은 적어도 5의 인자만큼 실질적으로 더 크고, 적어도 20의 인자만큼 큰 것이 바람직하다. 이 선량은 전체적으로 누적된 플럭스의 견지에서 측정되고 10-200 주울/cm2범위인 것이 전형적이다. 이 광선은 패턴 노출과 유사한 방식으로 자유 라디칼의 형성을 유발하지만, 많은 선량으로 인해 자유 라디칼의 수는 훨씬 더 커지고, 현저하게 더 많은 교차 결합을 초래한다.
큰 UV 선량으로부터 과도한 가교 결합의 결과로서, 패턴이 경화되고, 현저한 치수 변형 없이 후속 고온 처리를 견디기에 충분히 강해진다. 이러한 맥락에서 "고온" 체제는 100℃를 초과한다. 경화 공정 및 그와 연관된 화학적 성질에 대한 상세한 설명은 문헌[Mohondro 등, "광 안정화: 개선된 공정(Photostabilization: The Process of Improvement)", Future Fab International, 235-247페이지]에 기재되어 있으며, 이를 참고 문헌으로서 본 명세서에 인용한다.
이어서, 포스트 석판 인쇄 광선 처리된 웨이퍼는 스퍼터링 장치에 놓이고, UBM이 증착된다. 상기한 바와 같이, 바람직한 UBM은 Cr과 Cu의 다중층 착물이다. 그러나, 이것은 단지 여러 가지 적절한 UBM 물질들 중의 하나이고, 이들중 임의의 것이 본 발명의 내용에 따라 적용될 수 있음을 이해할 수 있을 것이다.
UBM에 대한 다중층들은 순차로 증착되어 복합 층들의 Cr-Cr/Cu-Cu 구조를 형성한다. 복합 UBM은 단일층(31)으로서 도 5에 나타낸다. UBM 층은 윈도우들에 노출된 접촉 패드(24) 및 도시된 바의 포토레지스트 층(26)의 상단에 증착된다.
바람직한 실시예에서, 개개의 층들은 크롬 타겟 및 구리 타겟 모두를 함유하는 스퍼터링 장치에서 스퍼터링된다. 스퍼터링 기술은 잘 알려져 있으므로, 이에 대해 상세히 설명할 필요가 없다.
제 1 층은 500-5000Å, 바람직하게는 1000-3000Å 치수의 두께를 갖는 크롬이다. 크롬은 알루미늄 접촉(24)에 잘 접착될 뿐만 아니라 구조물 내에 존재하는 유전층들에도 부착된다. 크롬은 내화 물질이기도 하며, 알루미늄 접촉과 마모 저항 인터페이스를 형성한다. 제 2 층은 크롬층과 순차로 형성된 구리 층 간에 땜납 습윤성 및 야금술적으로 안전한 인터페이스를 제공하는 Cr/Cu의 얇은 천이 층이다. 상기한 바와 같이, 층(31)은 크롬 및 구리 타겟 모두와 함께 장치 내에서 스퍼터링 및 타겟들 간의 천이에 의해 형성되는 것이 바람직하다. 이는 순수한 크롬과 순수한 구리 사이에 변화하는 조성을 갖는 동시-스퍼터링된 층을 초래한다. 천이 층의 두께는 1000-5000Å, 바람직하게는 2000-3000Å의 치수이다.
다음 층은 1000-10000Å, 바람직하게는 2000-6000Å 치수의 두께를 갖는 구리층이다. 구리 층은 땜납 범프에 통상적으로 사용되는 땜납 물질과 습윤될 수 있다. 주석 땜납과의 대부분의 구리 공융 혼합물의 융점은 비교적 낮고, 납땜 온도에서 구리층의 표면은 물리적으로 및 전기적으로 안전한 결합을 형성하는 땜납 범프에 용해된다. 심지어 모든 구리가 땜납 층에 용해되더라도, 땜납은 Cr/Cu 층을 여전히 접착시키고, 습윤시킬 것이다.
임의의 금 층이 구리 표면의 산화를 억제하기 위해 구리층의 표면에 도포될 수 있다. 임의의 금 층은 500-3000Å, 바람직하게는 1000-2000Å의 두께를 갖는다.
UBM 층(31)의 증착 후, 층의 목적하지 않는 부분들은 아세톤 등의 포토레지스트 용매에 포토레지스트 층을 용해시킴으로써 리프트-오프를 사용하여 제거한다. 리프트-오프 후 생성된 구조물은 도 6에 나타낸다.
이어서, 땜납 범프(32)는 증착 등의 적절한 기술에 의해 UBM 층 위에 증착된다. 상기 공정에 성공적으로 사용될 수 있는 땜납 조성의 예는 다음과 같다:
I II III
Sn 5 63 95
Pb 95 37 0
Sb 0 0 5
본 발명의 치수 안정화 공정을 나타내기 위해, 하기 공정들이 후속되었다.
이미다졸 1g을 Hoechst AZP-4620 양성 포토레지스트와 혼합하였다. 혼합물을 40℃까지 가열하고, 고온 플레이트로부터 제거하고, 45분 동안 가열 없이 교반시켰다. 용액을 실온에서 40초 동안 5000 RPM으로 실리콘 상호 연결 기판 상에 스핀-코팅하였다. 생성된 포토레지스트 두께는 5.5 μm였다. UBM 층은 전형적으로 0.5-1.0μm이기 때문에, 포토레지스트층은 적절한 리프트-오프를 보장하기 위해 UBM 층보다 실질적으로 더 두꺼워야 하고, 예를들면 0.2 μm보다 더 두꺼워야 한다.
이어서, 웨이퍼는 90℃의 고온 플레이트 상에서 2분 동안 구워진다. 생성된 웨이퍼는 석판 인쇄 기구에 놓이고, 400 mj/cm2의 전체 광선 에너지를 갖는 465nm의 화학선에 의해 패턴에 노출되었다. 이어서, 노출된 웨이퍼를 105℃에서 30분 동안 구운 후, 전체 웨이퍼 표면을 1500 mj/cm2의 전체 에너지를 갖는 465 nm 광선에 과도하게 노출시켰다. 이어서, 광 석판 인쇄 패턴을 400K 현상기(3:1)에 4.5분 동안 용해시키고, DI수에서 헹구고 건조시켰다. 포스트 석판 인쇄 광선 처리는 75 j/cm2의 전체적으로 축적된 에너지를 갖는 365 nm 광선에 웨이퍼를 과도하게 노출시키는 것이다. 생성된 패턴은 견고한 것으로 밝혀졌으며, 후속 열처리에 본질적으로 영향을 받지 않았다.
상기 예에서 양성 포토레지스트에 사용된 첨가제는 유기 염기인 이미다졸이었다. 그러나, 다른 염기들이 사용될 수도 있다.
본 발명의 방법에 대한 상기 설명에서, 땜납 범프는 상호 연결 기판에 플립 칩을 부착시키기 위한 특정 수단으로서 제안되었다. 땜납 페이스트 등의 다른 형태의 땜납이 사용될 수도 있다. 접합된 두 기판은 전형적으로 UBM을 구비하지만, 일부 기판, 예를들면, 구리 인쇄된 회로 보드들은 본 발명의 방법이 접합된 하나의 기판에만 적용될 수 있는 경우에 UBM을 요할 수 없는 결합 영역을 갖는다.
상기 설명에서와 같이 본 발명의 리프트-오프 기술은 플립 칩 결합을 위한 땜납 범프 패턴을 만드는 내용에 기재되어 있다. 그러나, 당업계의 숙련자들은 본 발명의 기술을 사용하여 리프트-오프 레지스트를 처리함으로써 생산된 개선된 치수 안전성이 다른 리프트-오프 금속화 공정에 적용되는 것을 이해할 것이다.
본 발명의 여러 가지 추가 변형이 당업계의 숙련자들에게 발생할 것이다. 본 발명의 원리 및 당업계의 진보를 통해 이루어진 동등물에 기본적으로 의존하는 본 발명의 특정 내용으로부터의 모든 일탈은 본 명세서에 기재되고, 특허 청구된 바의 본 발명의 범위에 속하는 것으로 간주되는 것이 적절하다.

Claims (23)

  1. 기판 상의 금속 층이,
    a. 상기 기판 상에 포토레지스트 층을 도포하는 단계,
    b. 상기 포토레지스트에 윈도우들을 형성하기 위해 상기 포토레지스트를 패턴화하는 단계,
    c. 상기 패턴화된 포토레지스트 상에 금속화 층을 증착시키는 단계, 및
    d. 상기 기판으로부터 상기 포토레지스트층을 제거함으로써 리프트-오프에 의해 상기 금속화층을 패턴화시키고, 상기 윈도우들에 상기 금속화의 부분들을 남기는 단계에 의해 패턴화되는 반도체 장치 제조 방법에 있어서,
    상기 금속화 층을 증착시키는 단계 이전에 UV선의 플럭스에 상기 패턴화된 포토레지스트를 노출시키는 단계를 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서, 상기 금속화 층은 스퍼터링에 의해 증착되는 반도체 장치 제조 방법.
  3. 제 2항에 있어서, 상기 포토레지스트는 처리동안 100℃ 이상의 온도로 가열되는 반도체 장치 제조 방법.
  4. 기판 상의 금속화 층이,
    a. 상기 기판 상에 제 1 두께(t1)를 갖는 포토레지스트 층을 스핀 코팅하는 단계,
    b. 상기 포토레지스트 층을 제 1 플럭스 레벨(f1)을 갖는 화학선(actinic radiation)의 패턴에 노출시키는 단계,
    c. 상기 기판의 부분들을 노출시키는 포토레지스트 층에 개구를 형성하기 위해 포토레지스트의 노출된 층을 현상하는 단계,
    d. f1보다 실질적으로 큰 플럭스 레벨(f2)을 갖는 화학선의 플럭스에 패턴화된 포토레지스트 층을 노출시키는 단계,
    e. 상기 포토레지스트 층 위에 t1보다 실질적으로 작은 제 2 두께(t2)를 갖는 금속화 층을 스퍼터링하여, 상기 기판 상의 금속 층들과 상기 포토레지스트 층 상의 금속 층 사이에는 일정 간격으로, 상기 개구 내의 상기 기판 상에 금속 층들 및 상기 포토레지스트 층 상에 금속층을 형성하는 상기 금속화층 스퍼터링 단계,
    f. 상기 포토레지스트 층 및 이 포토레지스트 층 상의 상기 금속 층을 제거하는 단계를 포함하는 리프트-오프를 사용하여 패턴화되는 반도체 장치 제조 방법.
  5. 제 4항에 있어서, 상기 기판은 실리콘 상호 연결 기판인 반도체 장치 제조 방법.
  6. 제 4항에 있어서, 상기 f2는 f1보다 적어도 5배 더 큰 반도체 장치 제조 방법.
  7. 제 4항에 있어서, 상기 단계(d)에서의 화학선은 UV선(UV radiation)인 반도체 장치 제조 방법.
  8. 기판이 땜납을 사용하여 다른 기판에 결합되고, 상기 기판이 하위 범프 금속화를 구비하는 플립-칩 결합된 반도체 장치 패키지 제조 방법에 있어서,
    a. 상기 기판 상에 포토레지스트 층을 도포하는 단계,
    b. 상기 포토레지스트에 윈도우들을 형성하기 위해 상기 포토레지스트를 패턴화하는 단계,
    c. UV선의 플럭스에 상기 패턴화된 포토레지스트를 노출시키는 단계,
    d. 상기 패턴화된 포토레지스트 위에 하위 범프 금속화층을 증착시키는 단계,
    e. 리프트-오프에 의해 상기 하위 범프 금속화 층을 패턴화시키고, 상기 윈도우들 내의 상기 하위 범프 금속화 층 부분들을 남기는 단계, 및
    f. 상기 기판을 다른 기판에 땜납 결합시키는 단계를 포함하는 플립-칩 결합된 반도체 장치 패키지 제조 방법.
  9. 땜납 범프된 기판이 다른 기판에 결합되고, 땜납 범프된 기판 상의 땜납 범프가 하위 범프 금속화를 구비하는 플립-칩 결합된 반도체 장치 패키지의 제조 방법에 있어서,
    a. 상기 땜납 범프된 기판 상에 포토레지스트 층을 도포하는 단계,
    b. 상기 포토레지스트에 윈도우들을 형성하기 위해 상기 포토레지스트를 패턴화하는 단계,
    c. UV선의 플럭스에 상기 패턴화된 포토레지스트를 노출시키는 단계,
    d. 상기 패턴화된 포토레지스트 위에 하위 범프 금속화층을 증착시키는 단계,
    e. 리프트-오프에 의해 상기 하위 범프 금속화 층을 패턴화시키고, 상기 윈도우들 내의 상기 하위 범프 금속화 층 부분들을 남기는 단계, 및
    f. 상기 하위 범프 금속화층의 상기 나머지 부분 상에 상기 땜납 범프를 증착시키는 단계를 포함하는 플립-칩 결합된 반도체 장치 패키지 제조 방법.
  10. 제 9항에 있어서, 상기 하위 범프 금속화가 스퍼터링에 의해 증착되는 플립-칩 결합된 반도체 장치 패키지 제조 방법.
  11. 제 10항에 있어서, 상기 하위 범프 금속화가 땜납 범프된 기판을 백 스퍼터링함으로써 선행되는 플립-칩 결합된 반도체 장치 패키지 제조 방법.
  12. 제 9항에 있어서, 상기 UV선의 플럭스가 10-200 J/cm2범위인 플립-칩 결합된 반도체 장치 패키지 제조 방법.
  13. a. 기판 상에 복수개의 I/O 접촉 패드를 형성하는 단계,
    b. i. 상기 I/O 접촉을 커버하는 상기 기판 상에 제 1 두께(t1)를 갖는 포토레지스트 층을 스핀-코팅하는 단계,
    ii. 상기 포토레지스트 층을 제 1 플럭스 레벨(f1)을 갖는 화학선의 패턴에 노출시키는 단계,
    iii. 포토레지스트 층 내에 상기 I/O 접촉을 노출시키는 개구를 형성하기 위해 노출된 포토레지스트 층을 현상하는 단계,
    iv. f1보다 실질적으로 더 큰 플럭스 레벨(f2)을 갖는 화학선의 플럭스에 패턴화된 포토레지스트 층을 노출시키는 단계,
    v. 상기 포토레지스트 층 위에 t1보다 작은 제 2 두께(t2)를 갖는 하위 범프 금속화 층을 스퍼터링하여, 상기 I/O 접촉 상의 금속 층들과 상기 포토레지스트 층 상의 금속 층 사이에는 일정 간격으로, 상기 I/O 접촉 상에 금속 층들 및 상기 포토레지스트 층 상에 금속층을 형성하는 하위 범프 금속화 층 스퍼터링 단계,
    vi. 상기 포토레지스트 층 및 이 포토레지스트 층 상의 상기 금속 층을 제거하는 단계에 의해 상기 I/O 접촉 상에 하위 범프 금속화 층을 증착시키는 단계,
    c. 하위 범프 금속화 층 상에 땜납을 증착시키는 단계, 및
    d 기판들을 함께 결합시키기 위해 땜납을 가열함으로써 상기 기판을 다른 기판에 부착시키는 단계를 포함하는 플립-칩 결합된 반도체 장치 제조 방법.
  14. 제 13항에 있어서, 상기 땜납 범프된 기판은 실리콘 상호 연결 기판인 플립-칩 결합된 반도체 장치 제조 방법.
  15. 제 13항에 있어서, 상기 하위 범프 금속화 층 상의 땜납은 땜납 범프를 포함하는 플립-칩 결합된 반도체 장치 제조 방법.
  16. 제 13항에 있어서, 상기 f2는 f1보다 적어도 5배 더 큰 플립-칩 결합된 반도체 장치 제조 방법.
  17. 제 13항에 있어서, 상기 단계(ii)에서의 화학선은 UV선인 플립-칩 결합된 반도체 장치 제조 방법.
  18. 제 17항에 있어서, 상기 단계(iv)에서의 화학선은 UV선이고, f2는 10-200 J 범위인 플립-칩 결합된 반도체 장치 제조 방법.
  19. 제 13항에 있어서, 상기 개구들은 반대 각도 개구들인 플립-칩 결합된 반도체 장치 제조 방법.
  20. 제 19항에 있어서, 상기 포토레지스트는 염기와 혼합된 양성 레지스트인 플립-칩 결합된 반도체 제조 방법.
  21. 제 13항에 있어서, 상기 하위 범프 금속화 스퍼터링은 땜납 범프된 기판을 백 스퍼터링함으로써 선행되는 플립-칩 결합된 반도체 제조 방법.
  22. 제 13항에 있어서, 상기 포토레지스트 층은 처리동안 100℃ 이상의 온도로 가열되는 플립-칩 결합된 반도체 제조 방법.
  23. 제 20항에 있어서, 상기 염기는 이미다졸인 플립-칩 결합된 반도체 제조 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6089920A (en) * 1998-05-04 2000-07-18 Micron Technology, Inc. Modular die sockets with flexible interconnects for packaging bare semiconductor die
TW411726B (en) 1998-06-18 2000-11-11 Siemens Ag Manufacture of structurized electrodes
US6703707B1 (en) * 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US6258705B1 (en) * 2000-08-21 2001-07-10 Siliconeware Precision Industries Co., Ltd. Method of forming circuit probing contact points on fine pitch peripheral bond pads on flip chip
US6692629B1 (en) 2000-09-07 2004-02-17 Siliconware Precision Industries Co., Ltd. Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer
TW456008B (en) * 2000-09-28 2001-09-21 Siliconware Precision Industries Co Ltd Flip chip packaging process with no-flow underfill method
JP2002203869A (ja) * 2000-10-30 2002-07-19 Seiko Epson Corp バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
US6372545B1 (en) * 2001-03-22 2002-04-16 Taiwan Semiconductor Manufacturing Company Method for under bump metal patterning of bumping process
US6602775B1 (en) 2001-08-16 2003-08-05 Taiwan Semiconductor Manufacturing Company Method to improve reliability for flip-chip device for limiting pad design
US6835593B2 (en) * 2002-08-01 2004-12-28 Rohm Co., Ltd. Method for manufacturing semiconductor device
KR100510543B1 (ko) 2003-08-21 2005-08-26 삼성전자주식회사 표면 결함이 제거된 범프 형성 방법
WO2005045911A1 (ja) 2003-11-11 2005-05-19 Asahi Glass Company, Limited パターン形成方法、およびこれにより製造される電子回路、並びにこれを用いた電子機器
US20070183920A1 (en) * 2005-02-14 2007-08-09 Guo-Quan Lu Nanoscale metal paste for interconnect and method of use
RU2441298C2 (ru) * 2006-06-26 2012-01-27 Конинклейке Филипс Электроникс, Н.В. Межсоединение методом перевернутого кристалла на основе сформированных соединений
CN101479845A (zh) * 2006-06-26 2009-07-08 皇家飞利浦电子股份有限公司 利用小的钝化层开口的倒装互连
JP2008060552A (ja) 2006-08-02 2008-03-13 Osaka Univ 電子回路装置とその製造方法
US7569422B2 (en) * 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US8242665B2 (en) * 2006-09-25 2012-08-14 Koninklijke Philips Electronics N.V. Flip-chip interconnection through chip vias
JP4345808B2 (ja) * 2006-12-15 2009-10-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100857365B1 (ko) * 2007-02-28 2008-09-05 주식회사 네패스 반도체 장치의 범프 구조물
US7777184B2 (en) * 2007-08-30 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for photoresist characterization and analysis
US8446007B2 (en) * 2009-10-20 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform alignment of wafer bumps with substrate solders
TWI473227B (zh) * 2012-11-15 2015-02-11 矽品精密工業股份有限公司 基板之連接結構及其製法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4224361A (en) * 1978-09-05 1980-09-23 International Business Machines Corporation High temperature lift-off technique
US4273859A (en) * 1979-12-31 1981-06-16 Honeywell Information Systems Inc. Method of forming solder bump terminals on semiconductor elements
JPS60121741A (ja) * 1983-12-06 1985-06-29 Seiko Epson Corp パンプ電極形成法
US4982267A (en) * 1985-11-18 1991-01-01 Atmel Corporation Integrated semiconductor package
US5158860A (en) * 1990-11-01 1992-10-27 Shipley Company Inc. Selective metallization process
JPH07168368A (ja) * 1993-12-15 1995-07-04 Nippon Telegr & Teleph Corp <Ntt> レジストパターンおよび薄膜金属パターンの形成方法

Also Published As

Publication number Publication date
JPH11317418A (ja) 1999-11-16
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KR100682284B1 (ko) 2007-02-15
US6015652A (en) 2000-01-18
EP0939436A3 (en) 2000-11-02

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