KR19990069585A - 트라이악 소자 - Google Patents

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KR19990069585A
KR19990069585A KR1019980003940A KR19980003940A KR19990069585A KR 19990069585 A KR19990069585 A KR 19990069585A KR 1019980003940 A KR1019980003940 A KR 1019980003940A KR 19980003940 A KR19980003940 A KR 19980003940A KR 19990069585 A KR19990069585 A KR 19990069585A
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electrode
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triac
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KR1019980003940A
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이종홍
이병용
이상열
신진철
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김충환
한국전자 주식회사
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Abstract

본 발명의 트라이악은, 내부 소자인 두 개의 사이리스터의 에미터 영역을 서로 중첩시켜 게이트 감도를 높게 함과 아울러 상기 에미터 영역 부근의 P베이스 영역에 상기 에미터 영역을 관통하여 각각의 전극과 접속하는 다수개의 기둥영역을 구비하도록 함으로써 단락영역의 밀도를 증가시키고 상기 게이트 전극 하부의 P영역과 게이트 전극의 반대편에 있는 제 1 전극에 접속하는 P베이스인 상기 제 4 반도체층이 투영시 서로 겹치지 않도록하여 전류임계오프전압상승률(dv/dt)c을 향상시킬 수 있는 효과가 있다.

Description

트라이악 소자
본 발명은 트라이악(TRIAC) 소자에 관한 것으로, 특히 고감도 스위칭이 용이한 트라이악(TRIAC) 소자에 관한 것이다.
두 개의 사이리스터 소자를 게이트 공통으로 하여 역병렬 연결한 것으로 양방향 도통이 가능하며 주로 ac 위상제어에 사용되는 트라이악 소자는, 게이트 트리거 전류와 임계오프전압상승률(dv/dt)s 및 전류임계오프전압상승률(dv/dt)c 등 여러 가지 전기적 특성을 제어해야 한다.
상기 임계오프전압상승률(dv/dt)s은, 사이리스터의 저지상태에서 주회로의 전압이 걸리는 PN접합(도 1 의 경우 J2)에 펄스전압(dv/dt)이 인가된 경우 상기 PN 접합의 변위전류(CR(dv/dt))가 베이스층을 횡단하여 주전극의 단락부분으로 흘러들지만, 이때 베이스 안에서의 전압강하가 에미터 접합의 빌트인 포텐셜(built-in potential)(V*)을 초과하지 않는 것으로 정의된다.
이를 수식으로 도시하면 다음과 같다.
(dv/dt)s=(V*CRρSE)x(1/X)
단, CR은 PN접합 J2의 접합용량이며, ρSE는 베이스의 시트 저항이며, X는 주전극의 단락부까지 전류통로, 즉 에미터의 기하형상에서 결정되는 정수다. 그리고 상기 V*와 CR은 불순물 농도분포의 정수로 보는 것이 타당하므로 상기 (dv/dt)s는 ρSE와 X의 계수로 결정된다.
전류임계오프전압상승률(dv/dt)c은 트라이악에 흐르는 전류를 2개의 전극 사이에서 전환할때 베이스에 축적된 전하와 전기 변위전류의 효과에 의해 원래는 오프되어야할 전극에서 턴온하는 오동작의 최소치로 정의된다.
또한 트라이악에서는 일반적으로 게이트 감도를 향상시키기 위해 제어전극에 접속하는 P베이스층의 유효두께를 감소시켜 캐리어의 전송효율을 높이거나 웨이퍼의 두께 방향으로 2개의 에미터 영역을 경계에서 겹치도록 하는 방법을 사용한다.
도 1 및 도 2 는 이러한 방법을 이용한 종래의 트라이악 소자의 수직 및 수평 단면을 도시한 것으로, P형의 베이스층인 제 1 반도체층(1)과, N형의 베이스층인 제 2 반도체층(2)과, P 형의 다른 베이스층인 제 3 반도체층(3)과, 상기 제 1 반도체층(1) 및 상기 제 3 반도체층(3)에 국부적으로 각각 N형의 불순물을 이온주입 및 확산한 에미터층인 제 4 및 제 5 반도체층(4,5)과, 상기 제 1 및 제 4 반도체층(1,4)에 접하는 제 1 전극(6)과, 상기 제 3 및 제 5 반도체층(3,5)에 접하는 제 2 전극(7)과, 게이트 전극(8)과, 상기 제 3 반도체층(3) 내에 형성되며 상기 게이트 전극과 접하는 N형의 제 6 반도체층(9)을 구비하였다. 여기서 상기 제 6 반도체층(9)은 게이트를 부극성으로 하는 트리거모드의 경우 보조 사이리스터의 에미터로서의 기능을 가진다.
상기 트라이악 소자는 게이트 전극과 제 2 전극(7) 사이에 바이어스 상태에 따라 한쪽 방향의 전류가 상기 제 1 전극(6), 제 4 반도체층(4), 제 1반도체층(1), 제 2 반도체층(2), 제 3 반도체층(3), 제 2 전극(7) 순으로 흐르고, 다른쪽 방향의 전류는 제 2 전극(7), 제 5 반도체층(5), 제 3 반도체층(3), 제 2 반도체층(2), 제 1 반도체층(1), 제1 전극(6) 순으로 흐른다.
상기 트라이악 소자는 상기한 바와 같이 P베이스층인 상기 제 3 반도체층(3)의 두께(WB1)를 작게 하고 두 개의 에미터 영역, 즉 제 4 반도체층(4)과 제 5 반도체층(5)이 겹치는 부분(Wf)을 만들었다.
그러나 상기 제 3 반도체층(3)의 두께(WB1)를 작게하면 게이트 감도는 증가하지만 ρSE도 크게 되어 임계오프전압상승률(dv/dt)s이 감소하며, 에미터 영역간에 겹치는 부분(Wf)을 만들때에도 감도가 증가하지만 전류임계오프전압상승률(dv/dt)c이 감소하여 빠른 스위칭이 불가능하게 될뿐만 아니라 트라이악 본래의 교류제어도 어렵게 되는 문제점이 있다.
따라서 본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하여, 고감도 스위칭이 용이한 트라이악 소자를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 트라이악 소자는, 순차적층된 P형의 제 1 반도체층, N형의 제 2 반도체층 및 P형의 제 3 반도체층과; 상기 제 1 반도체층 내에 형성된 N형의 제 4 반도체층과; 상기 제 3 반도체층 내에 형성된 제 5 반도체층과, 상기 제 5 반도체층과 일정간격 이격되며 게이트 전극과 접속하는 제 6 반도체층과; 상기 제 1 및 제 4 반도체층에 접속된 제 1 전극과; 상기 제 3 및 제 5 반도체층에 접속된 제 2 전극을 구비하는 트라이악 소자에 있어서,
상기 제 1 반도체층은 상기 제 4 반도체층을 관통하여 상기 제 1 전극과 접속하는 다수개의 기둥영역을 구비하고, 상기 제 3 반도체층은 상기 제 5 반도체층을 관통하여 상기 제 2 전극과 접속하는 다수개의 기둥영역을 구비하며, 상기 제 4 반도체층과 제 5 반도체층은 수직분포상 소정영역이 서로 겹치도록 구성된 것을 특징으로 한다.
도 1 은 종래의 기술에 의한 트라이악 소자의 수직구조를 도시한 단면도.
도 2 는 도 1 의 수평구조를 도시한 단면도.
도 3 은 본 발명에 의한 트라이악 소자의 수직구조를 도시한 단면도.
도 4 는 도 3 의 수평구조를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101: 제 1 반도체층 102 : 제 2 반도체층
103 : 제 3 반도체층 104 : 제 4 반도체층
105 : 제 5 반도체층 106 : 제1전극
107 : 제2전극 108 : 게이트 전극
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
본 발명의 트라이악 소자는, 도 3 에 도시한 바와 같이 순차적층된 P형의 제 1 반도체층(101), N형의 제 2 반도체층(102) 및 P형의 제 3 반도체층(103)과, 상기 제 1 반도체층 내에 국부적으로 N형의 불순물을 이온주입 및 확산시켜 형성된 제 4 반도체층(104)과, 상기 제 3 반도체층(103) 내에 국부적으로 N형의 불순물을 이온주입 및 확산시켜 형성된 제 5 반도체층(105)과, 상기 제 5 반도체층(105)과 일정간격 이격되며 게이트 전극(108)과 접속하는 N형의 제 6 반도체층(109)과, 제 1 및 제 2 전극(106,107)을 포함하여 구성된다.
여기서 상기 제 1 반도체층(101)과 상기 제 3 반도체층(103)은, 도 3 및 도 4 에 도시한 바와 같이 상기 제 4 및 제 5 반도체층(104,105)이 형성되어 있는 부분에 각각 다수개의 작은 기둥영역(110,111)을 구비함으로써 제 1 전극(106) 및 제 2 전극(107)과 접속하여 단락밀도를 증가시켜 전류임계오프전압상승률(dv/dt)c의 감소를 방지하였으며, 도 4 의 A영역과 같이 상기 제 5 반도체층(105)을 횡방향의 요철형태로하여 상기 제 4 반도체층(104)과 서로 겹치도록 한다.
또한 B2에 도시한 바와 같이 게이트 전극 하부의 P영역과 상기 제 4 반도체층(104)이 투영시 서로 겹치지 않도록 함으로써 이 두 영역 사이에 수직적으로 형성되어 있는 기생 사이리스터에 의한 오동작을 방지한다.
이상에서와 같이 본 발명에 의하면, 에미터 영역의 중첩부분으로 인해 게이트 감도를 높게 함과 아울러 제 1 및 제 2 전극과 연결되는 제 4 및 제 5 반도체층의 다수개의 기둥영역으로 인해 단락영역의 밀도를 증가시키고 상기 게이트 전극 하부의 P영역과 상기 게이트 전극의 반대편에 있는 제 1 전극에 접속하는 P베이스인 상기 제 4 반도체층이 투영시 서로 겹치지 않도록 하여 전류임계오프전압상승률(dv/dt)c을 향상시킬 수 있는 효과가 있다.

Claims (1)

  1. 순차적층된 P형의 제 1 반도체층, N형의 제 2 반도체층 및 P형의 제 3 반도체층과; 상기 제 1 반도체층 내에 형성된 N형의 제 4 반도체층과; 상기 제 3 반도체층 내에 형성된 제 5 반도체층과, 상기 제 5 반도체층과 일정간격 이격되며 게이트 전극과 접속하는 제 6 반도체층과; 상기 제 1 및 제 4 반도체층에 접속된 제 1 전극과; 상기 제 3 및 제 5 반도체층에 접속된 제 2 전극을 구비하는 트라이악 소자에 있어서,
    상기 제 1 반도체층은 상기 제 4 반도체층을 관통하여 상기 제 1 전극과 접속하는 다수개의 기둥영역을 구비하고, 상기 제 3 반도체층은 상기 제 5 반도체층을 관통하여 상기 제 2 전극과 접속하는 다수개의 기둥영역을 구비하며, 상기 제 4 반도체층과 제 5 반도체층은 수직분포상 소정영역이 서로 겹치도록 구성된 것을 특징으로 하는 트라이악 소자.
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