KR19990066915A - 상호 접속 전도 경로에 대한 선택적 성능 향상 - Google Patents

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윌리엄 비. 켐플러
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Abstract

집적 회로에서 전자 부품들을 전기적으로 결합하는 전도 경로를 상충되는(conflicting) 물리적 성질의 요건에 일치하도록 제조할 수 있다. 전도 경로를 형성한 다음, 선택된 전도 경로에 전도 물질을 부가하거나 제거할 수 있다. 이러한 방법으로, 선택된 전도 경로의 저항 또는 용량을 비선택된 전도 경로에 비해 증가시킬 수 있다.

Description

상호 접속 전도 경로에 대한 선택적 성능 향상
본 발명은 집적 반도체 회로에 관한 것으로 더 상세히는, 전자 부품들 간에 전기 신호를 전달하는 전도 리드(conducting lead) 또는 상호 접속 경로(interconnect path)에 관한 것이다.
집적 회로에서 부품을 전기적으로 결합하는 전도 경로의 제조에 있어, 두가지 상충되는 필요 요건을 조정해야 한다. 전원 신호를 분배하거나 접지 경로를 제공하는 전도 경로에서, 전도 경로를 형성하는 금속 스택(metal stack)은 리드 저항을 감소시키고 전도 경로에 따른 전압 강하를 감소시키기 위해 두꺼워져야 한다. 클럭 및 데이타 신호를 분배하는 전도 경로에서, 금속 스택은 기생 용량(parasitic capacitance)을 감소시키기 위해 얇아져야 한다. 전형적으로는, 금속 스택폭이 최소화되어 집적 회로의 부품을 최대밀도로 제공하게 된다.
종래에는, 두가지 타입의 신호들에 대한 전도 경로를 제공하기 위한 해결책으로서, 바람직한 용량 파라미터와 바람직한 저항 파라미터 간에 절충(compromise)을 이루는 두께를 갖는 금속 스택을 제공하였다.
따라서, 선택된 전도 리드에 대한 저항 파라미터와 용량 파라미터 간의 차별을 제공하도록 두개의 상이한 두께의 전도 금속 스택을 제공하는 기술이 필요하게 된다.
본 발명에 따른 상기 및 그외의 특성은 선정된 두께의 금속 스택을 형성함으로써 달성된다. 그러면, 선택된 금속 스택은 선택된 스택에 부가되는 전도 물질을 가질 수 있고 또는 선택된 금속 스택으로부터 제거되는 전도 물질을 가질 수 있다. 부가된 전도 물질은 예를 들어, 스택 상에 전도 물질을 전해질 피착에 의해, 또는 보호재로 피복되지 않은 금속 스택 상에 전도 물질을 화학 또는 기상 증착법에 의해 구현할 수 있다. 전도 물질은 예를 들면, 보호재로 피복되지 않은 금속 스택으로부터 물질을 에칭함으로써 선택적 스택으로부터 제거될 수 있다. 제거 공정에서, 금속 스택이 정지층을 가질 수 있거나 또는 두개의 선택적으로 에칭가능한 물질로 구성되어 물질의 제거를 제어할 수 있게 된다.
본 발명의 상기 및 그외의 특성들은 도면을 참조한 다음의 설명을 숙지함으로써 이해될 것이다.
도 1a 내지 1c는 본 발명에 따른 선택된 전도 리드에 물질을 부가시키는 제1 기술을 설명하는 도면.
도 2a 내지 2b는 본 발명에 따른 선택된 전도 리드에 물질을 부가시키는 제2기술을 설명하는 도면.
도 3a 내지 3c는 본 발명에 따른 선택된 전도 리드에 물질을 부가시키는 제3 기술을 설명하는 도면.
도 4a 내지 4e는 상감법(damascene method)을 사용하는 비선택된 전도 경로보다 더 두꺼운 선택된 전도 경로를 갖는 전도 경로층의 싱글 상감 기술을 설명하는 도면.
도 5a 내지 5e는 비선택된 전도 경로보다 더 두꺼운 선택된 전도 경로를 갖는 전도 경로층을 제공하는 이중 상감 기술을 설명하는 도면.
도 6a 내지 6b는 비선택된 전도 경로보다 더 두꺼운 두께를 갖는 선택된 전도 경로부를 갖는 전도 경로층을 제공하는 상감 기술을 설명하는 도면.
도 7a 내지 7b는 금속층의 선택적인 두께의 전도 경로를 제공하는 다른 기술을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 유전 물질
12 : 전도 경로
13 : 유전체 측벽
25 : 보호 물질
40, 42 : 유전체층
도 1a 내지 1c를 참조하면, 선택된 전도 경로에 대한 상대 용량/저항 파라미터에 대한 제어 기술을 도시한다. 도 1a에서, 복수개의 전도 경로(12)가 유전 물질(dielectric material: 11) 상에 형성된다. 이들 전도 경로(12)는 거의 같은 두께를 갖는다. 유전체 측벽(13)은 피착(deposition) 및 이방성 에칭 백(anisotropic etch back)에 의해 도 1b의 전도 경로 측에 형성된다. 더우기, 전해질 물질(19)는 전도 경로(12)의 물질과 일치하는 이온, 원자 및/또는 분자를 포함하여 도 1b의 전도 경로(12), 측벽(13) 및 유전 물질(11) 상에 도포된다. 전해질 물질은 고유의 액체, 가스 또는 슬러리일 수 있다. (즉, 전원(14)의 결합으로부터 생기는 결과의) 전위차는 전해질 물질(19)과 선택된 전도 리드(12) 와의 사이에서 생긴다. 이러한 전위차는 도 1c에 도시된 바와 같이, 상기 전도 경로(12) 상의 전해질 물질로부터의 (전도) 물질의 피착으로부터 생긴 결과이며, 선택된 전도 경로(12)의 노출된 전도 표면 상에 전도 물질(15)를 부가시키게 된다.
도 2a 및 2b를 참조하면, 선택된 전도 경로(12)에 물질을 부가시키는 제2 기술을 도시한다. 이러한 기술에서, 비선택된 전도 경로(12)는 도 2a에 도시된 바와 같은 보호 물질(25)로 피복된다. 그 후 전도 경로(12) 상에 측벽(13)이 형성된다. (전도 경로(12)가 포함된 전도 물질에 부착될 이온, 원자 또는 다른 전도 입자를 포함하는) 액체 또는 가스 캐리어 물질(29)가 보호 물질(25)의 표면, 유전 물질(11)의 노출면, 측벽 물질(13)의 노출면 및 선택된 전도 경로(12)의 노출면에 도포된다.
도 2b에 도시된 바와 같이, 전도 물질로 된 캐리어 물질(29)이 전도 경로(12)의 노출부에 선택적으로 부착될 것이다. 비선택된 전도 경로의 노출부가 전도 물질로 된 캐리어 물질(29)로부터 절연될 뿐아니라, 보호 물질(25)에 부착되는 어떠한 전도 물질도 보호 물질이 제거되면 제거될 것이다. 따라서 선택된 전도 경로(12)는 부가된 전도 물질(15)에 의해 두꺼워질 것이다.
도 3a 내지 3c는 전도 물질이 선택된 전도 경로(12)에 부가되어 전도 경로(12)의 상대 저항/기생 용량을 제어하도록 수행되는 다른 기술을 설명한다. 도 3a에서, 전도 경로(12)는 유전체 기판 상에 형성되었다. 포토레지스트층(31)이 형성되어 선택된 전도 경로(12)를 노출시키도록 패터닝된다. 도 3b에서, 전도 물질(15)이 전도 경로(12)의 노출부 상에 전기 도금된다. 도 3c에서, 포토레지스트층(31)이 제거되고 통상의 전도 경로(12) 및 선택된 전도 경로(12+15)가 부가되는 프로세싱에서 노출된다.
도 4a 내지 4e를 참조하면, 반도체 장치 전도 경로층의 전도 경로의 두께를 제어할 수 있도록 하는 싱글 상감 기술(single flow damascene technique)를 도시한다. 도 4a에서, 패턴화된 유전체층(42)이 유전체층(40) 상에 형성된다. 패턴 형성은 비아될 공동(cavities) 및/또는 채널, 또는 유전층(46) 내의 선택된 전도 경로를 포함한다. 전도 비아(41)를 나타내는 점선은 유전체층(40) 내에 형성되었다. 얇은 저지층(43)이 노출면 위에 형성되고 구리층(44)이 저지층 위에 형성된다. 화학/기계적 연마 동작 후에, 전도 경로(44)가 도 4c에 도시된 바와 같이 유전 물질(42) 내에 형성된다. 도 4d에서, 에칭 정지층(42)이 도 4c에 도시된 화학/기계적 처리 동작에 의해 형성된 표면에 제공된다. 그런 다음 유전체층(46)이 형성 및 패터닝되고, 에칭 정지층이 유전체(46)의 공동 하부에서 제거되므로써 전도 리드(44)를 노출시킨다. 얇은 저지층(48)이 노출면에 도포된다. 구리층(49)이 저지층(48) 위에 형성된다. 제2 화학/기계적 동작은 이어지는 연마 단계에 준비될 표면을 제공한다. 분명히, 전도 경로(49)는 전도 경로(44)에 전기적으로 결합되어 금속층에 대해 선택된 두꺼운 전도 경로(44)를 제공한다. (점선으로 도시된) 비아(47)는 비선택된(및 얇은) 전도 경로에 전기적 컨택트를 제공한다.
도 5a 내지 5d를 참조하면, 이중 상감 처리를 사용하는 선택된 전도 경로 확대 기술을 설명한다. 도 5a에서, 유전체층(52)이 반도체 집적 회로층(50) 상에 피착된다. 유전체 에칭 정지층(53)이 유전체층(52) 위에 형성된다. 그러나, 유전체 에칭 정지층(53)은 (층(53)의 누락된 부분으로 표시되는) 채널 경로 및 자체 내에 형성된 (층(53)의 점선으로 표시된) 비아 경로(via path)를 갖는다. 유전체 에칭 정지층(53) 내의 이러한 채널 및 비아 경로는 층(50) 내의 비아(51)에 대한 관계에 따라 위치된다. 제2 유전체층(54)은 유전체 에칭 정지층(53) 및 산화물층(52)의 노출부 위에 형성된다. 포토레지스트층(59)가 형성 및 패턴화된다. 도 5b에서, 패턴화된 포토레지스트층(59)에 의해 노출된 유전체층(54)을 에칭한 결과가 도시된다. 유전 물질층(54)은 에칭 처리에 의해 제거되어 유전체 에칭 정지층(53)으로까지 다운된다. 유전체 에칭 정지층의 위치에서 채널 경로 및 비아 경로가 존재하는 경우, 에칭 프로세스는 유전체층(52)을 통하여 층(50)에까지 이어진다. 도 5c에서, 층(50, 52, 53, 및 54)의 노출면은 얇은 저지층(55)으로 피복되고, 저지층(55)은 구리층(56)으로 피복된다. 화학/기계적 프로세스 이후에, 선택된(두꺼운) 전도 경로(56)와 비선택된 전도 경로(57)를 노출시키는 면이 형성된다. 비선택된 전도 경로(57)는 비아(점선으로 도시됨)에 의해 층(50)에 결합될 수 있다.
도 6a 및 6b를 참조하면, 금속층의 전도 경로의 일부 두께를 증가시키는 상감 기술이 도시된다. 도 6a에서, 제1 금속층 내의 복수개의 전도 경로(61)가 도면의 평면을 따라 수직하게 확장한다. 유전 물질(62)가 전도 경로(61) 사이에 있다. 에칭 정지층(63)은 유전 물질(62)와 에칭 정지층(61) 위에 위치한다. 유전체층(64)이 에칭 정지층(63) 위에 형성된다. 유전체층(64) 위에 패턴화된 에칭 정지층(65)이 형성된다. 에칭 정지층(65) 내의 패턴은 비아가 확장될 전도 경로(61) 상부에 직접 위치하고 그렇지 않으면 유전 물질(62)의 상부 영역에 직접 위치한다. 유전 물질(66)는 에칭 정지층(65) 및 유전체층(64)의 노출된 영역 상에 형성된다. 도 6b에서, 전도 경로(61)에 직교하는 채널은 유전체층(64) 내에서 에칭된다. 이러한 에칭은 에칭 정지층(65) 내의 패턴을 통하여 에칭 정지층(63)으로까지 확장한다. 비아가 접속 경로(61')에 결합될 때, 접속 경로(61') 위에 형성된 웰 하부의 에칭 정지층(63)은 각각의 패터닝 및 에칭 절차를 사용하여 제거된다. 그런다음, 저지층(67)이 에칭 정지층(62)의 노출면, 유전체층(64), 에칭 정지층(62) 및 유전체층(66)의 벽(wall) 위에 형성된다. 구리층(68)은 저지층(67) 위에 형성된다. 화학/기계적 프로세스가 표면을 형성한 다음, 전도 경로(68)는 전도 경로(61')와, 상부 금속층의 전도 경로(68)와 연관된 두꺼운 영역 그룹(68')을 전기적으로 결합하는 비아를 갖는다.
도 7a 및 7b를 참조하면, 물질을 제거함으로써 선택적으로 두꺼워진 전도 경로를 제공하는 기술이 도시된다. 도 7a에서, 일련의 전도 경로(71)가 도면의 평면에 수직한 방향으로 확장한다. 전도 경로(71)는 이와 관련된 측벽(72)을 갖는다. 보호 물질(77)가 선택된 전도 경로(71) 위에 형성된다. 그 다음, 에칭 용액 또는 가스(79)가 노출면에 도포된다. 보호 물질(77)는 그 하부의 전도 경로(71)에 에칭 용액이 영향을 끼치게 되는 것은 방지하지만, 노출된 전도 경로(71)는 보호 물질(77)로부터 제거된 물질을 갖는다. 제거된 물질의 양은 전도 경로(71) 또는, 선택적으로는 전도 경로(71)에 포함될 수 있는 전도 에칭 정지층(73)의 시간의 함수로서 제거될 수 있다(즉, 전도 경로로부터 제거된 물질의 양을 결정하기 위해). 도 7b에서, 보호 물질(77)와 측벽(72)은 비선택된 전도 경로(71')보다 두꺼운 선택된 전도 경로(71)를 남겨두고 제거되었다.
본 발명의 기술 및 실시예를 사용하면, 집적 회로의 전도 경로의 두께 및 상대 저항/용량을 제어할 수 있다. 이러한 제어는 선택된 전도 경로에 대해 감소된 저항 또는 감소된 용량을 제공하면서 상기 전도 경로 폭의 설계 파라미터를 유지함으로써 집적 회로의 성능을 향상시킬 수 있다.
본 발명이 바람직한 실시예를 참조하여 특정하게 기술되었다 하더라도, 당업자에게는 본 발명의 범주를 벗어나지 않는 바람직한 실시예의 요소들을 대체할 수 있는 여러가지 변형이 이루어질 수 있다. 또한, 본 발명의 필수적인 사상을 벗어나지 않는 범위에서 특정한 상항 및 물질에 적응될 수 있는 여러가지 수정이 이루어질 수 있다.
전술한 설명으로부터 명백한 바와 같이, 본 발명의 일양태는 도시된 특정한 예들에 제한되는 것은 아니며, 따라서 당업자에게는 그외의 변형 및 적용이 가능하다. 따라서 본 발명의 사상 및 범주를 벗어나지 않는 범위 내에서 모든 변경 및 응용이 가능하다.

Claims (17)

  1. 집적 회로에서 전자 부품들 간의 전도 경로를 제조하는 방법에 있어서,
    상기 전자 부품들 간에 전도 경로를 형성하는 단계; 및
    선택된 전도 경로에 전도 물질(conducting material)를 부가하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로에서 전자 부품들 간의 전도 경로를 제조하는 방법.
  2. 제1항에 있어서, 비선택된 전도 경로는 상기 부가 단계 동안에 그 위에 도포된 제거가능한 물질을 갖는 것을 특징으로 하는 집적 회로에서 전자 부품들 간의 전도 경로를 제조하는 방법.
  3. 제1항에 있어서, 상기 부가 단계는 상기 선택된 전도 경로 상에 전도 물질을 전해질 피착시킴으로써 구현되는 것을 특징으로 하는 집적 회로에서 전자 부품들 간의 전도 경로를 제조하는 방법.
  4. 집적 회로에서 전자 부품들 간의 전도 경로를 제조하는 방법에 있어서,
    상기 전자 부품 간에 전도 경로를 형성하는 단계; 및
    상기 선택된 전도 경로로부터 전도 물질을 제거하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로에서 전자 부품들 간의 전도 경로를 제조하는 방법.
  5. 제4항에 있어서, 두개의 전도 경로층 간에 에칭 정지 전도층을 갖도록 상기 전도 경로를 제조하는 단계를 포함하는 것을 특징으로 하는 집적 회로에서 전자 부품들 간의 전도 경로를 제조하는 방법.
  6. 집적 회로에 있어서,
    복수개의 전자 부품; 및
    상기 복수개의 전자 부품을 전기적으로 결합하는 복수개의 전도 경로
    를 포함하되,
    상기 전도 경로를 형성하는 선택된 금속 스택은 비선택된 금속 스택보다 더 두꺼운 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서, 상기 두꺼운 금속 스택은 전도 물질을 상기 선택된 금속 스택에 부가함으로써 형성되는 것을 특징으로 하는 집적 회로.
  8. 제6항에 있어서, 상기 두꺼운 금속 스택은 상기 비선택된 금속 스택으로부터 전도 물질을 제거함으로써 형성되는 것을 특징으로 하는 집적 회로.
  9. 집적 회로에 있어서,
    복수개의 전자 부품; 및
    복수개의 전도 경로를 갖는 적어도 1개의 층
    을 포함하되,
    상기 복수개의 전도 경로 중 선택된 전도 경로는 비선택된 전도 경로보다 두껍게 만들어지는 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서, 상기 선택된 전도 경로는 제1항의 방법에 의해 형성되는 것을 특징으로 하는 집적 회로.
  11. 제9항에 있어서, 상기 선택된 전도 경로는 제2항의 방법에 의해 형성되는 것을 특징으로 하는 집적 회로.
  12. 집적 회로의 금속층 내의 선택된 도체의 두께를 증가시키는 방법에 있어서,
    내부에 제1 채널 그룹을 형성하도록 유전체층을 패터닝하는 단계;
    상기 유전체층의 노출부 및 상기 패터닝 단계에 의해 노출된 하부재 위에 저지층을 형성하는 단계;
    상기 채널 그룹을 충전시키는 구리층을 상기 저지층 위에 형성하는 단계;
    상기 금속층을 화학/기계적으로 처리함에 의해 제1 표면- 상기 제1 표면은 상기 유전체층 영역에 의해 분리된 상기 제1 채널 그룹 내의 상기 구리층의 다른 영역을 노출시킴-을 형성하는 단계;
    상기 제1 표면 상에 에칭 정지층을 형성하는 단계;
    상기 에칭 정지층 상에 제2 유전체층을 형성 및 패터닝- 상기 패터닝은 상기 에칭 정지층에 의해 분리된 상기 제1 채널 그룹 중 선택된 채널에 대향하는 제2 채널 그룹을 형성함-하는 단계;
    상기 제2 유전체층의 상기 패터닝 단계에 의해 노출된 상기 에칭 정지층을 제거하는 단계;
    상기 유전체층 및 제1 표면층의 노출면 위에 제2 저지층을 피착한 다음, 상기 제2 채널 그룹을 충전시키는 제2 구리층을 상기 제2 저지층 위에 형성하는 단계 및
    상기 제2 유전체층 영역에 의해 분리된 상기 제2 채널 그룹 위에 구리 영역을 노출시키는 제2 표면을 형성하는 단계
    를 포함하는 것을 특징으로 하는 집적 회로의 금속층 내의 선택된 도체의 두께를 증가시키는 방법.
  13. 제12항에 있어서, 상기 제2 패터닝 단계는 상기 제1 채널 그룹 중 선정된 채널에 대향하여, 상기 제2 패터닝 단계 외의 나머지 단계 이후에 상기 선정된 채널에 비아(via)를 제공하는 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 금속층 내의 선택된 도체의 두께를 증가시키는 방법.
  14. 집적 반도체 회로에 있어서,
    복수개의 능동 반도체 부품; 및
    상기 능동 반도체 부품 중 미리 선택된 반도체 부품을 전기적으로 결합하고 복수개의 전도 경로를 포함하는 적어도 하나의 금속층
    을 포함하되,
    적어도 하나의 선택된 전도 경로는 제12항의 방법에 의해 다른 전도 경로 보다 더 두껍게 만들어지는 것을 특징으로 하는 집적 반도체 회로.
  15. 금속층 내의 선택된 전도 경로를 두껍게 하는 방법에 있어서,
    제1층 상에 제1 유전체층을 형성하는 단계;
    에칭 정지층 내에 채널을 형성 및 패터닝하는 단계- 상기 에칭 정지층 내의 패턴은 채널이 상기 제1층으로 확장되는 경우에 의해 결정됨- ;
    상기 에칭 정지층 상에 제2 유전체층을 형성하는 단계;
    상기 제2 유전체층 위에 포토레지스트층을 형성 및 패터닝하는 단계;
    비선택된 채널을 형성하기 위해, 상기 포토레지스트층에 의해 결정된 상기 제2 유전체층 내의 채널을 에칭하는 단계 - 상기 제2 유전체층 내의 선택된 채널은 상기 에칭 정지층을 통해 그리고 상기 제1 유전체층을 통하여 확장됨-;
    상기 에칭 단계의 결과로 형성된 노출면 위에 저지층을 형성하는 단계;
    상기 채널을 충전하는 구리층을 상기 저지층 위에 형성하는 단계; 및
    상기 제2 유전체층 영역에 의해 분리된 구리 영역을 노출시키는 표면을 형성하는 단계
    를 포함하는 것을 특징으로 하는 금속층 내의 선택된 전도 경로를 두껍게 하는 방법.
  16. 제15항에 있어서, 상기 금속층의 상기 전도 경로 및 상기 선택된 전도 경로는 상기 제1층 내의 전도 경로에 직교하는 것을 특징으로 하는 것을 특징으로 하는 금속층 내의 선택된 전도 경로를 더 두껍게 하는 방법.
  17. 집적 반도체 회로에 있어서,
    복수개의 능동 반도체 부품; 및
    복수개의 전도 경로를 갖는 금속층을 포함하되,
    선택된 전도 경로는 제15항의 방법에 의해 나머지 전도 경로보다 더 두껍게 만들어지는 것을 특징으로 하는 집적 반도체 회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4249360B2 (ja) * 1999-11-02 2009-04-02 日東電工株式会社 回路基板およびその製造方法
US6582579B1 (en) 2000-03-24 2003-06-24 Nutool, Inc. Methods for repairing defects on a semiconductor substrate
EP1430537A1 (en) * 2001-09-04 2004-06-23 Koninklijke Philips Electronics N.V. Method for producing a semiconductor device having an edge structure
JP2004063610A (ja) * 2002-07-26 2004-02-26 Seiko Instruments Inc 半導体装置の製造方法
JP2004063996A (ja) * 2002-07-31 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4447291A (en) * 1983-08-31 1984-05-08 Texas Instruments Incorporated Method for via formation in HgCdTe
US4805683A (en) * 1988-03-04 1989-02-21 International Business Machines Corporation Method for producing a plurality of layers of metallurgy
US5070392A (en) * 1988-03-18 1991-12-03 Digital Equipment Corporation Integrated circuit having laser-alterable metallization layer
US5038996A (en) * 1988-10-12 1991-08-13 International Business Machines Corporation Bonding of metallic surfaces
EP0411165B1 (en) * 1989-07-26 1997-04-02 International Business Machines Corporation Method of forming of an integrated circuit chip packaging structure
US5256274A (en) * 1990-08-01 1993-10-26 Jaime Poris Selective metal electrodeposition process
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
US5148143A (en) * 1991-04-12 1992-09-15 Beltone Electronics Corporation Precision thick film elements
JPH05160292A (ja) * 1991-06-06 1993-06-25 Toshiba Corp 多層パッケージ
US5227013A (en) * 1991-07-25 1993-07-13 Microelectronics And Computer Technology Corporation Forming via holes in a multilevel substrate in a single step
US5282312A (en) * 1991-12-31 1994-02-01 Tessera, Inc. Multi-layer circuit construction methods with customization features
JP2773578B2 (ja) * 1992-10-02 1998-07-09 日本電気株式会社 半導体装置の製造方法
US5490324A (en) * 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
US5428339A (en) * 1993-11-01 1995-06-27 Intermedics, Inc. Trimmable resistors with reducible resistance and method of manufacture
FR2713397B1 (fr) * 1993-12-03 1996-02-16 Sgs Thomson Microelectronics Procédé de formation de couches métalliques minces et épaisses.
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
AU3415095A (en) * 1994-09-06 1996-03-27 Sheldahl, Inc. Printed circuit substrate having unpackaged integrated circuit chips directly mounted thereto and method of manufacture
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5487218A (en) * 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5557502A (en) * 1995-03-02 1996-09-17 Intel Corporation Structure of a thermally and electrically enhanced plastic ball grid array package
US5693568A (en) * 1995-12-14 1997-12-02 Advanced Micro Devices, Inc. Reverse damascene via structures
JP3149352B2 (ja) * 1996-02-29 2001-03-26 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 基板の導体層の形成方法
JPH09260492A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 半導体装置の製造方法
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5665650A (en) * 1996-05-30 1997-09-09 International Business Machines Corporation Method for manufacturing a high density electronic circuit assembly
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6097090A (en) * 1997-12-18 2000-08-01 Advanced Micro Devices, Inc. High integrity vias

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US6169664B1 (en) 2001-01-02
EP0928024A3 (en) 2002-12-04

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