KR19990066313A

KR19990066313A - 선명도 조절 회로

Info

Publication number: KR19990066313A
Application number: KR1019980002146A
Authority: KR
Inventors: 박호진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-01-23
Filing date: 1998-01-23
Publication date: 1999-08-16

Abstract

본 발명은 선명도 제어 회로에 관한 것으로서, 더 구체적으로는 TV나 VTR화면상의 에지 부분을 섬세하게 조절할 수 있는 선명도 제어 회로에 관한 것으로서, 선명도 제어 회로는 입력 신호를 지연시키기 위한 제 1 지연 회로와; 상기 제 1 지연 회로의 출력을 지연시키기 위한 제 2 지연 회로와; 상기 입력 신호와 제 1 지연 회로의 출력을 비교하기 위한 제 1 비교 회로와; 상기 제 1 및 제 2 지연 회로의 출력을 비교하기 위한 상기 제 2 비교 회로와; 상기 제 1 비교 회로와 제 2 비교 회로의 출력을 더하기 위한 제 1 합산 회로와; 상기 제 1 지연 회로의 출력과 상기 제 1 합산 회로의 출력을 더하기 위한 제 2 합산 회로를 포함한다.

Description

선명도 조절 회로(sharpness control circuit)

본 발명은 선명도 제어 회로(sharpness control circuit)에 관한 것으로서, 더 구체적으로는 TV, VTR 화면의 에지(edge) 부분을 조절하기 위한 선명도 제어 회로에 관한 것이다.

일반적으로 TV나 VTR 시스템에 구현된 선명도 제어 시스템을 위해서는 복잡한 아날로그 회로를 이용한다. 다시 말해 증폭 블록에서 이득 조정은 고역 통과 여파기(high pass filter), 저역 통과 여파기(low pass filter)를 이용하여 고역 증강을 통해 가능하다. 그러나 이는 회로 구현이 어렵고 설계 변수 및 공정 변수로 인해 조정이 어려운 문제점이 발생하게 된다.

따라서, 본 발명의 목적은 디지탈 블록만으로 구성하여 시스템 구성도 간단히 하고, 고역 증강을 쉽게 조절할 수 있는 선명도 조절 회로를 제공하기 위함이다.

도 1은 본 발명에 따른 제어 회로의 구성을 보여주는 회로도:

도 2는 도 1의 출력을 보여주는 타이밍도:

*도면의 주요부분에 대한 부호 설명

10 : 제 1 지연 회로 20 : 제 2 지연 회로

30 : 제 1 비교 회로 40 : 제 2 비교 회로

50 : 제 1 리미터 회로 60 : 제 2 리미터 회로

70 : 제 1 합산 회로 80 : 제어 회로

90 : 제 2 합산 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 선명도 제어 회로는 입력 신호를 지연시키기 위한 제 1 지연 회로와; 상기 제 1 지연 회로의 출력을 지연시키기 위한 제 2 지연 회로와; 상기 입력 신호와 제 1 지연 회로의 출력을 비교하기 위한 제 1 비교 회로와; 상기 제 1 및 제 2 지연 회로의 출력을 비교하기 위한 상기 제 2 비교 회로와; 상기 제 1 비교 회로와 제 2 비교 회로의 출력을 더하기 위한 제 1 합산 회로와; 상기 제 1 지연 회로의 출력과 상기 제 1 합산 회로의 출력을 더하기 위한 제 2 합산 회로를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 및 제 2 지연 회로는 복수개의 인버터들을 포함한다.

(실시예)

본 발명의 바람직한 실시예에 따른 참조 도면 도 1 및 도 2에 의거하여 설명하면 다음과 같다.

도 1은 선명도 제어 회로의 구성을 보여주는 회로도이다.

도 1을 참조하면, 선명도 제어 회로는 제 1 지연 회로(10), 제 2 지연 회로(20), 제 1 비교 회로(30), 제 2 비교 회로(40), 제 1 합산 회로(50), 그리고 제 2 합산 회로(60)를 포함한다.

상기 제 1 지연 회로(10)는 입력 신호(input, A)를 Td=Δsec 만큼 지연시켜 B를 출력한다. 제 2 지연 회로(20)는 상기 Td=Δsec 만큼 지연된 신호(B)를 다시 Td=Δ′sec 만큼 지연시켜 C를 출력한다(B). 제 1 비교 회로(30)는 상기 입력 신호(input) A와 B를 비교하여 D를 출력한다. 제 2 비교 회로(40)는 상기 B와 C를 비교하여 E를 출력한다.

도 2는 도 1의 출력을 보여주는 동작 타이밍도이다.

도 2를 참조하면, 제 1 지연 회로(10)로는 일정 폭을 갖는 펄스 신호(input)가 인가된다. 상기 제 1 지연 회로(10)로부터는 Δsec만큼 지연된 신호 B가 출력된다. 이는 제 2 지연 회로(20)에 인가되어 Δ′sec만큼 지연된 신호 C가 출력된다. 상기 입력 신호(input)와 B 신호는 제 1 비교 회로(30)를 통해 비교되어 D 신호가 출력된다. 상기 제 1 비교 회로(30)는 B의 전압 레벨이 A보다 클 경우에는 하이레벨이 출력되고, 이와 반대로 B의 전압레벨이 A보다 작을 경우에는 로우레벨이 출력된다.

그리고 제 2 비교 회로(40)는 B와 C의 레벨을 비교하여 E를 출력한다. 상기 제 2 비교 회로(40)는 B가 2차 지연된 C보다 레벨이 높을 경우에는 하이레벨의 E가 출력되고, 반면에 B가 C보다 낮을 경우에는 로우레벨의 E가 출력된다. 상기 제 1 비교 회로 및 제 2 비교 회로(30, 40)로부터 출력되는 신호들은 제 1 리미터 회로 및 제 2 리미터 회로(50, 60)와 제 1 합산 회로(70), 그리고 제어 회로(80)를 거쳐 F를 얻게 된다. 이는 또, 제 1 지연 회로(10)를 통해 지연된 B와 제 2 합산 회로를 통해 최종적으로 G(output)가 출력된다.

상기 리미터 회로들(50, 60)과 제어 회로(80)는 디지탈 블록으로 구성할 경우 아날로그와는 달리 특별한 기술 없이 전원 전압에 대해 스윙 폭이 제한된다. (예를 들면, 전원=5V, 스윙폭 : high= 5V, low=0V) 즉, 폭이 전원 전압레벨과 동일하다는 것을 도 2에서 확인할 수 있다. 본 발명은 지연 회로를 이용하여 선명도 제어를 하므로서, 설계 변수 및 공정 변수를 고려하지 않아도 된다.

다시 말해, 지연 회로를 인버터로 구성하던, RC로 구성하던 동일한 요소로 구성하게 되면 종래 아날로그 블록의 고역 통과 여파기 및 저역 통과 여파기 특성에 구애받지 않는다. 상기 지연 회로들은 인버터의 수를 조절하여 지연양을 달리할 수 있다. 이로서, 도 2의 G부분의 점선 부분의 폭을 조절할 수 있다.

본 발명은 TV나 VTR를 시청하는 경우 사람마다 화면상에 나타나는 인물이나 배경의 윤곽(에지)을 보다 선명하게 강조해서 볼 수 있다. 이는 선명도 제어 단자를 통해 조절할 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

따라서, 본 발명은 TV, VTR 화면에서 에지 부분을 보다 섬세하게 조절하여 선명한 화질을 제공할 수 있는 효과가 있다.

Claims

입력 신호를 지연시키기 위한 제 1 지연 회로와;

상기 제 1 지연 회로의 출력을 지연시키기 위한 제 2 지연 회로와;

상기 입력 신호와 제 1 지연 회로의 출력을 비교하기 위한 제 1 비교 회로와;

상기 제 1 및 제 2 지연 회로의 출력을 비교하기 위한 상기 제 2 비교 회로와;

상기 제 1 비교 회로와 제 2 비교 회로의 출력을 더하기 위한 제 1 합산 회로와;

상기 제 1 지연 회로의 출력과 상기 제 1 합산 회로의 출력을 더하기 위한 제 2 합산 회로를 포함하는 선명도 제어 회로.
제 1 항에 있어서,

상기 제 1 및 제 2 지연 회로는 복수개의 인버터들을 포함하는 선명도 제어 회로.