KR19990066200A - 비터비 디코더의 스태이트 메트릭 메모리 - Google Patents

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Abstract

비터비 디코더(Viterbi Decorder)에 있어서 스태이트 메트릭 메모리(State metric memory)에 관한 것으로, 효과적인 메모리 사용을 위해 첫 번째열에 할당될 제1메모리와, 두 번째열에 할당될 제2메모리와, 세 번째열에 할당될 제3메모리와, 네 번째열에 할당될 제4메모리가 갖추어져 있고, 외부에서 제공되는 정보 데이터열에 가장 유사한 최대 개연성 메트릭(maximum likelihood metric)을 다음-스태이트 메트릭으로 정하기 위해, 외부에서 제공하는 제어신호에 의해 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 상기 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 외부에서 제공하는 제어신호에 의해 상기 네 개의 열(array)들 중에서 제어되는 두 개의 열(array)에 동시 지정하기 위한 과정으로 구성되어, 스태이트 메트릭을 위한 중복되지 않는 스태이트 메트릭을 위한 공간 N과, 중복되는 스태이트 메트릭을 위한 공간 1/4*N을 사용하여 총메모리가 11/4*N이 됨으로써, 사용하는 메모리의 공간을 줄일 수 있는 비터비 디코더의 스태이트 메트릭 메모리에 관한 것이다.

Description

비터비 디코더의 스태이트 메트릭 메모리
본 발명은 비터비 디코더(Viterbi Decorder)에 사용되는 스태이트 메트릭 메모리(State Metric Memory)에 관한 것으로, 특히 데이터가 저장되는 메모리 공간을 최소화하는데 적당하도록한 최소화된 스태이트 메트릭 메모리에 관한 것이다.
일반적으로 비터비 디코더는 통신시스템에서 코드화된 정보인 비트열을 해독하는데 사용되는 최대 개연성 디코더(maximum likelihood decoder)이다.
비터비 디코더는 채널을 통과한 관찰값(R)인 스태이트 메트릭(state metric)을 토대로 외부에서 제공된 실제 전송값(T)을 추정하고자할 때, 실제 전송값(T)과 관찰값(R)에 대해 유사확률(R/T)이 최대가 되는 최대 개연성 상태메트릭값(T')을 실제 전송값(T)에 대한 추정값으로 정하는 복호기이다.
상기 비터비 디코더에 사용되는 메모리는 첫 번째 비트열이 할당될 임시저장부분(register)과 두 번째 비트열이 할당될 임시저장부분을 포함하며, 첫 번째 비트열의 임시저장부분으로부터 현재상태 누산값을 검색하여, 현재상태 누산값을 바탕으로 다음상태 누산값을 산출함으로써, 두 번째 비트열의 임시저장부분에 다음상태 누산값을 저장하게 된다.
이에 따른, 비터비 디코더의 메모리는 첫 번째열을 할당하기 위한 메모리부분과, 두 번째열을 할당하기 위한 메모리부분으로 구성되어, 외부에서 제공된 제어신호에 의해 정해진 메모리 순서에 따라 리드(read)와 라이트(write) 동작을 행하게 된다.
도 1은 비터비 디코더에 사용되는 스태이트 메트릭 메모리의 상태 천이를 나타낸 도면으로, 구속장(Constraight length)이 4인 상태 천이도를 예를 들어 보여주는 것이다.
여기에서 구속장이란, 컨벌루션 코드(convolution code)에서 하나의 정보를 가지는 비트가 영향을 미칠 수 있는 최대의 부호기 출력의 비트수를 나타내는 것으로, C가 구속장이라 할 때 "0"에서 "2C-1"까지 범위의 스태이트가 있게 된다.
이들 "2C-1"개의 스태이트들은 개개의 스태이트로서 적용된다.
그러므로 상기 구속장이 4이면 24-1이므로 8개의 스태이트가 있게 된다.
이하, 상태 천이도를 살펴보면, 첫 번째 현재-스태이트 메트릭(0=000,1=001)에서 첫 번째 다음-스태이트 메트릭(0')을 정하는 제1과정과, 두 번째 현재-스태이트 메트릭(2=010,3=011)에서 두 번째 다음-스태이트 메트릭(1')을 정하는 제2과정과, 세 번째 현재-스태이트 메트릭(4=100,5=101)에서 세 번째 다음-스태이트 메트릭(2')을 정하는 제3과정과, 네 번째 현재-스태이트 메트릭(6=110,7=111)에서 네 번째 다음-스태이트 메트릭(3')을 정하는 제4과정과, 첫 번째 현재-스태이트 메트릭(0=000, 1=001)에서 다섯 번째 다음-스태이트 메트릭(4')을 정하는 제5과정과, 두 번째 현재-스태이트 메트릭(2=010,3=011)에서 여섯 번째 다음-스태이트 메트릭(5')을 정하는 제6과정과, 세 번째 현재-스태이트 메트릭(4=100,5=101)에서 일곱 번째 다음-스태이트 메트릭(6')을 정하는 제7과정과, 네 번째 현재-스태이트 메트릭(6=110, 7=111)에서 여덟 번째 다음-스태이트 메트릭(7')을 정하는 제8과정으로 이루어진다.
상기 과정을 모두 마치게 되면 정해진 다음-스태이트 메트릭(0'=000, 1'=001, 2'=010, 3'=011, 4'=100, 5'=101, 6'=110, 7'=111)은 다음 상태에서 다시 현재-스태이트 메트릭이 되며, 여기서 또 다음-스태이트 메트릭이 만들어진다.
도 2는 도 1에서 설명한 일련의 과정을 종래의 스태이트 메트릭 메모리의 입출력과정을 나타낸 도면으로, 현재-스태이트 메트릭에서 다음-스태이트 메트릭이 만들어지기 때문에, 메모리는 현재-스태이트 메트릭과 다음-스태이트 메트릭을 저장하여야 한다.
상기 모든 과정은, 첫 번째열(First array)의 현재-스태이트 메트릭이 두 번째열(Second array)의 다음-스태이트 메트릭에 지정(designating)되는 과정을 보인 것이다.
상기 제1과정은, 첫 번째열의 현재-스태이트 메트릭(0,1)을 두 번째열의 다음-스태이트 메트릭(0')으로 지정한다.
상기 제2과정은, 첫 번째열의 현재-스태이트 메트릭(2,3)을 두 번째열의 다음-스태이트 메트릭(1')으로 지정한다.
상기 제3과정은, 첫 번째열의 현재-스태이트 메트릭(4,5)을 두 번째열의 다음-스태이트 메트릭(2')으로 지정한다.
상기 제4과정은, 첫 번째열의 현재-스태이트 메트릭(6,7)을 두 번째열의 다음-스태이트 메트릭(3')으로 지정한다.
상기 제5과정은, 첫 번째열의 현재-스태이트 메트릭(0,1)을 두 번째열의 다음-스태이트 메트릭(4')으로 지정한다.
상기 제6과정은, 첫 번째열의 현재-스태이트 메트릭(2,3)을 두 번째열의 다음-스태이트 메트릭(5')으로 지정한다.
상기 제7과정은, 첫 번째열의 현재-스태이트 메트릭(4,5)을 두 번째열의 다음-스태이트 메트릭(6')으로 지정한다.
상기 제8과정은, 첫 번째열의 현재-스태이트 메트릭(6,7)을 두 번째열의 다음-스태이트 메트릭(7')으로 지정한다.
요약하면, 초기 상태(A)에서 첫 번째열은 현재-스태이트 메트릭(0,1,2,3,4, 5,6,7)을 저장하고 있으며, 두 번째열에는 새로 만들어지는 다음-스태이트 메트릭(0',1',2',3',4',5',6',7')을 저장하게 된다.
또, 상기 과정을 마친 다음 상태(A')에서는 역할이 바뀌게 되어 두 번째열이 현재-스태이트 메트릭이 되고, 첫 번째열은 다음-스태이트 메트릭이 된다.
이와 같은 종래 기술에 따른 비터비 디코더의 스태이트 메트릭 메모리를 사용할 경우, 현재-스태이트 메트릭을 저장하기 위한 메모리공간이 N, 다음-스태이트 메트릭을 저장하기 위한 메모리공간이 N이 필요하게 되므로, 스태이트 메트릭에 필요한 메모리공간은 총 2*N이 되어 메모리공간을 많이 사용하게 된다.
또, 상기 비터비 디코더를 사용하는 통신시스템에 있어서, 경박단소가 어려워질 뿐만아니라, 통신시스템을 구축하는데 드는 비용도 많이 들게 되는 문제점이 있다.
본 발명의 목적은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 비터비 디코더의 스태이트 메트릭 메모리에서 사용되는 메모리공간을 적절하게 제어함으로써, 최소의 메모리공간을 가지고도 현재-스태이트 메트릭에서 다음-스태이트 메트릭으로 상태 천이(state transition)가 가능하도록 할 뿐만아니라, 시스템에서 사용되는 메모리의 용량을 줄일 수 있도록 하여, 비용절감에 있어서도 효과적인 메모리 사용방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 본 발명은, 첫 번째열에 할당될 제1메모리와, 두 번째열에 할당될 제2메모리와, 세 번째열에 할당될 제3메모리와, 네 번째열에 할당될 제4메모리를 갖춘 통신시스템에 있어서, 외부에서 제공되는 정보 데이터열에 가장 유사한 최대 개연성 메트릭(maximum likelihood metric)을 다음-스태이트 메트릭으로 정하기 위한 과정이, 외부에서 제공되는 제어신호에 의해, 상기 첫 번째열(0)과 상기 두 번째열(1)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 상기 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 상기 첫 번째열(0')과 상기 세 번째열(4')에 동시에 지정하기 위한 과정으로 구성됨과 동시에, 상기 과정이 종료되면 첫 번째열(2)과 두 번째열(3)이 현재-스태이트 메트릭으로 되는 것을 특징으로 한다.
외부에서 제공되는 제어신호에 의해, 상기 첫 번째열(2)과 상기 두 번째열(3)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 상기 두 번째열(1')과 상기 네 번째열(5')에 동시에 지정하기 위한 과정으로 구성됨과 동시에, 상기 과정이 종료되면 세 번째열(4)과 네 번째열(5)이 현재-스태이트 메트릭으로 되는 것을 특징으로 한다.
외부에서 제공되는 제어신호에 의해, 상기 세 번째열(4)과 상기 네 번째열(5)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 상기 첫 번째열(2')과 상기 세 번째열(6')에 동시에 지정하기 위한 과정으로 구성됨과 동시에, 상기 과정이 종료되면 세 번째열(6)과 네 번째열(7)이 현재-스태이트 메트릭으로 되는 것을 특징으로 한다.
외부에서 제공되는 제어신호에 의해, 상기 세 번째열(6)과 상기 네 번째열(7)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 상기 두 번째열(3')과 상기 네 번째열(7')에 동시에 지정하기 위한 과정으로 구성됨과 동시에, 상기 과정이 종료되면 첫 번째열(0')과 두 번째열(1')이 현재-스태이트 메트릭으로 되는 것을 특징으로 한다.
상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어지는 것을 특징으로 한다.
도 1는 스태이트 메트릭 메모리의 상태 천이를 나타낸 도면
도 2은 종래 기술에 따른 스태이트 메트릭 메모리의 입출력과정을 나타낸 도면
도 3는 본 발명에 따른 스태이트 메트릭 메모리의 구성을 나타낸 블록도
도 4는 본 발명에 따른 스태이트 메트릭 메모리의 입출력과정을 나타낸 도면
도면의 주요부분에 대한 부호의 설명
100 : 제1가산비교선택부 101 : 제2가산비교선택부
110 : 제어부 120 : 제1메모리
121 : 제2메모리 122 : 제3메모리
123 : 제4메모리
이하, 본 발명에 따른 비터비 디코더의 스태이트 메트릭 메모리에 대한 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
도 3은 본 발명에 따른 디터비 디코더의 스태이트 메트릭 메모리의 구성을 나타낸 블록도로서, 이종의(be different) 현재-스태이트 메트릭(present-state metric)과 이종의 브렌치메트릭(brench metric)을 각각 가산하여 최대 개연성 메트릭(maximum likelihood metric)인 두 개의 패스메트릭을 만들고, 만들어진 두 개의 패스메트릭을 비교하여 외부에서 제공되는 정보 데이터열에 가장 유사한 패스메트릭을 선택하여 다음-스태이트 메트릭으로 정하기 위한 제1가산비교선택부(100) 및 제2가산비교선택부(101)와, 상기 제1가산비교선택부(100)의 출력단과 연결되어 최대 개연성 메트릭을 다음-스태이트 메트릭에 선입선출(First-in First-out)하는 제1메모리(120) 및 제2메모리(121)와, 상기 제2가산비교선택부(101)의 출력단과 연결되어 최대 개연성 메트릭을 다음-스태이트 메트릭에 선입선출하는 제3메모리(122) 및 제4메모리(123)와, 상기 메모리(120∼123)에서 제공되는 현재-스태이트 메트릭의 출력제어와, 상기 메모리(120∼123)에 제공되는 최대 개연성 메트릭의 저장에 있어서 저장될 메모리를 결정하는 제어부(110)로 구성된다.
이와 같이 구성된 본 발명에 따른 비터비 디코더의 스태이트 메트릭 메모리의 동작을 설명하면 다음과 같다.
제어부(110)에 의해 제1메모리(120)와 제2메모리(121)의 현재-스태이트 메트릭을 제1가산비교선택부(100)와 제2가산비교선택부(101)에 제공한다.
이 때, 상기 제공되는 현재-스태이트 메트릭과 대응되는, 정보를 싣고 있는 데이터값에 미리 설정된 가상값(hypothesis)을 합산한 브렌치메트릭이 각각 제1, 제2가산비교선택부(100∼101)에 입력된다.
상기 제1, 제2가산비교선택부(100∼101)는 각각 서로 대응하는 현재-스태이트 메트릭과 브렌치메트릭을 가산하여 패스메트릭을 만들고, 이들 패스메트릭 중에서 입력정보 데이터값에 대해 어떤 것이 오류가 적은가를 비교한 후 최대 개연성(Maximum likelihood)을 갖는 패스메트릭을 선택한다.
이 때, 제1가산비교선택부(100)의 출력단과 연결된 제1메모리(120) 및 제2메모리(121)의 다음-스태이트 메트릭에 선입선출되는 최대 개연성을 갖는 패스메트릭과, 제2가산비교선택부(101)의 출력단과 연결된 제3메모리(122) 및 제4메모리(123)의 다음-스태이트 메트릭에 선입선출되는 최대 개연성을 갖는 패스메트릭은 동시에 저장된다.
정확하게는, 상기 제어부(110)가 제어하는 정렬방식에 따라 제1메모리(120)와 제3메모리(122)의 다음-스태이트 메트릭에 동시에 저장하게 된다.
다음 상태에서는, 제어부(110)에 의해 제1메모리(120)와 제2메모리(121)의 현재-스태이트 메트릭을 제1가산비교선택부(100)와 제2가산비교선택부(101)에 제공하여, 상기 과정을 행함으로써 최대 개연성을 갖는 패스메트릭을 제2메모리(121)와 제4메모리(123)의 다음-스태이트 메트릭을 동시에 저장하게 된다.
상기 다음 상태 이후에는 제3메모리(122)와 제4메모리(123)의 현재-스태이트 메트릭이 가산비교선택부(100∼101)에 제공되어 제1메모리(120)와 제3메모리(122)에 저장되며, 다시 제3메모리(122)와 제4메모리(123)의 다음 현재-스태이트 메트릭이 가산비교선택부(100∼101)에 제공되어 제2메모리(121)와 제4메모리(123)에 저장되는 동작을 행하게 된다.
도 4는 본 발명에 따른 스태이트 메트릭 메모리의 입출력과정을 나타낸 도면이다.
본 발명은 첫 번째열에 할당될 제1메모리(120)와, 두 번째열에 할당될 제2메모리(121)와, 세 번째열에 할당될 제3메모리(122)와, 네 번째열에 할당될 제4메모리(123)를 갖추고 있으면서, 외부에서 제공하는 정보 데이터열에 가장 유사한 최대 개연성 메트릭(maximum likelihood metric)을 다음-스태이트 메트릭으로 정하기 위한 과정을 나타낸 것이다.
첫 번째 동작은, 외부에서 제공되는 제어신호에 의해, 초기 상태의 상기 첫 번째열(0)과 상기 두 번째열(1)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 상기 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 상기 첫 번째열(0')과 상기 세 번째열(4')에 동시에 지정하기 위한 과정으로 구성된다.
상기 첫 번째열(0')과 상기 세 번째열(4')에 상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어진다.
상기 첫 번째 동작 과정이 종료되면, 첫 번째열(2)과 두 번째열(3)이 현재-스태이트 메트릭으로 된다.
두 번째 동작은, 상기 첫 번째 동작을 마친 상태에서 외부에서 제공되는 제어신호에 의해, 상기 첫 번째열(2)과 상기 두 번째열(3)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 상기 두 번째열(1')과 상기 네 번째열(5')에 동시에 지정하기 위한 과정으로 구성된다.
상기 두 번째열(1')과 상기 네 번째열(5')에 상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어진다.
상기 두 번째 동작 과정이 종료되면, 세 번째열(4)과 네 번째열(5)이 현재-스태이트 메트릭으로 된다.
세 번째 동작은, 상기 두 번째 동작을 마친 상태에서 외부에서 제공되는 제어신호에 의해, 상기 세 번째열(4)과 상기 네 번째열(5)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 상기 첫 번째열(2')과 상기 세 번째열(6')에 동시에 지정하기 위한 과정으로 구성된다.
상기 첫 번째열(2')과 상기 세 번째열(6')에 상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어진다.
상기 세 번째 동작 과정이 종료되면, 세 번째열(6)과 네 번째열(7)이 현재-스태이트 메트릭으로 된다.
네 번째 동작은, 상기 세 번째 동작을 마친 상태에서 외부에서 제공되는 제어신호에 의해, 상기 세 번째열(6)과 상기 네 번째열(7)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과, 상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과, 상기 다음-스태이트 메트릭을 상기 두 번째열(3')과 상기 네 번째열(7')에 동시에 지정하기 위한 과정으로 구성된다.
상기 두 번째열(3')과 상기 네 번째열(7')에 상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어진다.
상기 네 번째 동작 과정이 종료되면, 첫 번째열(0')과 두 번째열(1')이 현재-스태이트 메트릭으로 된다.
상기 일련의 동작 과정을 모두 종료하게 되면, 첫 번째열에서 네 번째열까지의 상태 배열은 초기 상태와 같게 되고, 위와 같은 일련의 동작을 반복하게 된다.
그리하여, 외부에서 제공된 정보 데이터열과 가장 유사한 상태메트릭을 최종적으로 얻을 수 있게 된다.
결과적으로 도 4에서 보인 것과 같이, 상기 상태 천이(state transition) 동작을 위한 메모리는 중복되지 않는 스태이트 메트릭을 위한 공간 N과, 중복되는 스태이트 메트릭을 위한 공간 1/4*N만 필요하기 때문에 총메모리는 11/4*N 이 된다.
이상에서 설명한 본 발명에 따르면 스태이트 메트릭을 위한 메모리 공간이 2*N에서 11/4*N으로 줄어들어서 스태이트 메트릭을 위한 메모리가 많이 필요한 시스템에서 사용되는 메모리의 용량을 줄일 수 있음으로 인해 통신시스템의 구축비용이 절감되는 효과도 생기게 된다.

Claims (12)

  1. 첫 번째열에 할당될 제1메모리와, 두 번째열에 할당될 제2메모리와, 세 번째열에 할당될 제3메모리와, 네 번째열에 할당될 제4메모리를 갖춘 통신시스템에 있어서, 외부에서 제공되는 정보 데이터열에 가장 유사한 최대 개연성 메트릭(maximum likelihood metric)을 다음-스태이트 메트릭으로 정하기 위한 과정은,
    외부에서 제공되는 제어신호에 의해, 상기 첫 번째열(0)과 상기 두 번째열(1)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과;
    상기 현재-스태이트 메트릭을 근거로하여 상기 다음-스태이트 메트릭을 산출해내는 과정과;
    상기 다음-스태이트 메트릭을 상기 첫 번째열(0')과 상기 세 번째열(4')에 동시에 지정하기 위한 과정으로 구성되는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  2. 제 1 항에 있어서, 상기 첫 번째열(0')과 상기 세 번째열(4')에 상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어지는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  3. 제 1 항에 있어서, 상기 과정이 종료되면 첫 번째열(2)과 두 번째열(3)이 현재-스태이트 메트릭으로 되는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  4. 첫 번째열에 할당될 제1메모리와, 두 번째열에 할당될 제2메모리와, 세 번째열에 할당될 제3메모리와, 네 번째열에 할당될 제4메모리를 갖는 통신시스템에 있어서, 외부에서 제공되는 정보 데이터열에 가장 유사한 최대 개연성 메트릭(maximum likelihood metric)을 다음-스태이트 메트릭으로 정하기 위한 과정은,
    외부에서 제공되는 제어신호에 의해, 상기 첫 번째열(2)과 상기 두 번째열(3)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과;
    상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과;
    상기 다음-스태이트 메트릭을 상기 두 번째열(1')과 상기 네 번째열(5')에 동시에 지정하기 위한 과정으로 구성되는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  5. 제 4 항에 있어서, 상기 두 번째열(1')과 상기 네 번째열(5')에 상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어지는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  6. 제 4 항에 있어서, 상기 과정이 종료되면 세 번째열(4)과 네 번째열(5)이 현재-스태이트 메트릭으로 되는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  7. 첫 번째열에 할당될 제1메모리와, 두 번째열에 할당될 제2메모리와, 세 번째열에 할당될 제3메모리와, 네 번째열에 할당될 제4메모리를 갖는 통신시스템에 있어서, 외부에서 제공되는 정보 데이터열에 가장 유사한 최대 개연성 메트릭(maximum likelihood metric)을 다음-스태이트 메트릭으로 정하기 위한 과정은,
    외부에서 제공되는 제어신호에 의해, 상기 세 번째열(4)과 상기 네 번째열(5)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과;
    상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과;
    상기 다음-스태이트 메트릭을 상기 첫 번째열(2')과 상기 세 번째열(6')에 동시에 지정하기 위한 과정으로 구성되는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  8. 제 7 항에 있어서, 상기 첫 번째열(2')과 상기 세 번째열(6')에 상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어지는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  9. 제 7 항에 있어서, 상기 과정이 종료되면 세 번째열(6)과 네 번째열(7)이 현재-스태이트 메트릭으로 되는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  10. 첫 번째열에 할당될 제1메모리와, 두 번째열에 할당될 제2메모리와, 세 번째열에 할당될 제3메모리와, 네 번째열에 할당될 제4메모리를 갖는 통신시스템에 있어서, 외부에서 제공되는 정보 데이터열에 가장 유사한 최대 개연성 메트릭(maximum likelihood metric)을 다음-스태이트 메트릭으로 정하기 위한 과정은,
    외부에서 제공되는 제어신호에 의해, 상기 세 번째열(6)과 상기 네 번째열(7)에서 동시에 현재-스태이트 메트릭을 읽어들이는 과정과;
    상기 현재-스태이트 메트릭을 근거로하여 다음-스태이트 메트릭을 산출해내는 과정과;
    상기 다음-스태이트 메트릭을 상기 두 번째열(3')과 상기 네 번째열(7')에 동시에 지정하기 위한 과정으로 구성되는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  11. 제 10 항에 있어서, 상기 두 번째열(3')과 상기 네 번째열(7')에 상기 다음-스태이트 메트릭을 지정하는 것은, 외부에서 제공되는 제어신호에 의해 이루어지는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
  12. 제 10 항에 있어서, 상기 과정이 종료되면 첫 번째열(0')과 두 번째열(1')이 현재-스태이트 메트릭으로 되는 것을 특징으로 하는 비터비 디코더의 스태이트 메트릭 메모리.
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