CN1144373C - 维特比解码器的状态计量存储器及其解码方法 - Google Patents

维特比解码器的状态计量存储器及其解码方法 Download PDF

Info

Publication number
CN1144373C
CN1144373C CNB98126509XA CN98126509A CN1144373C CN 1144373 C CN1144373 C CN 1144373C CN B98126509X A CNB98126509X A CN B98126509XA CN 98126509 A CN98126509 A CN 98126509A CN 1144373 C CN1144373 C CN 1144373C
Authority
CN
China
Prior art keywords
metering
current state
nextstate
memory
quantum memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB98126509XA
Other languages
English (en)
Other versions
CN1230055A (zh
Inventor
Л
李承桓
金钟润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Electronics Inc
Original Assignee
LG Information and Communications Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Information and Communications Ltd filed Critical LG Information and Communications Ltd
Publication of CN1230055A publication Critical patent/CN1230055A/zh
Application granted granted Critical
Publication of CN1144373C publication Critical patent/CN1144373C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H03M13/6505—Memory efficient implementations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

公开了一种在维特比解码器中使用的状态计量存储器设备及方法，其中维特比解码器包括：计量计算器，用于从输入的代码符号和输入的假设中计算并输出多个分支计量；存储器单元，用于保存多个初始当前状态计量以及多个下一状态计量，所述存储器单元具有第一和第二套子存储器，第一套子存储器耦合到第一剩余路径计量，并且第二套子存储器耦合到第二剩余路径计量；路径计量发生器，其使用分支计量和多个当前状态计量并行地产生至少两个剩余路径计量，并输出各剩余路径计量以作为下一状态计量；以及控制器，其向存储单元输出控制信号，该控制信号指定用于保存当前状态计量和下一状态计量的地址。

Description

维特比解码器的状态计量存储器及其解码方法
技术领域
本发明涉及一种数字通信系统，具体来说，它涉及一种用于数字通信系统的维特比解码器的状态计量存储器。
背景技术
一般来说，维特比解码器经常在用于通过卫星通信和数字通信领域中最佳路径进行解码的发射-接收设备中得到使用。维特比解码器是一种相当新的技术，如图1(a)所示。这种维特比解码器一般包括一个分支计量计算器10，它可利用一查寻表从接收到的代码符号和自动假设中计算出分支计量；一加法器/比较器/选择器(ACS)20，它可将分支计量与当前状态计量相加，对路径计量进行比较，并且选择出最佳路径计量；一存储器30，它可读、写当前状态计量和下一状态计量；以及一地址发生器40，它可有选择性地产生控制信号以用于指定存储器的地址，进而读写当前或下一状态的计量。
在一种维特比解码方法中，人们为所有的发射代码符号建立了一个格状图。在此格状图中，与输入数据相对应的各节点的距离值得到了计算，而且用于进行解码的各潜在路径的距离值也得到累加。具有最小累加距离值(即最小估计量)的路径将被确定为一个剩余路径(survivalpath)。
维特比解码器的地址是通过一过程产生的，在此过程中，当前状态计量(metric)将在一固定周期内被从存储器中读出，然后用于下一状态计量的地址将被更新。因此，下一状态计量将被写入存储器的更新地址中。
当前状态计量被读出后，要想指定待在固定周期内写入的最佳下一状态计量，就必须执行8个读写操作。例如，如图2的格状图所示，为了有效地完成所有的状态变更，则应执行(000，001→000)，(010，011→001)(100，101→010)，(110，111→011)，(000，001→100)，(010，011→101)  (100，101→110)，以及(110，111→111)。
通过上述8个读写操作而产生的8种状态计量被认为是当前状态计量，而且这8个读写操作将被重复以用于另一套下一状态计量。为了平缓地实现这种计量的重复状态交换，存储器必须在任何给定时间点上都能保存从固定周期内读出的当前状态计量，而且它还必须有足够的存储空间以便保存在固定周期内写入的下一状态计量。
因此，如果能够保存所有当前状态计量的存储器空间为N，则存储器还需要额外的存储空间N以用于写一状态计量。换句话说，存储器的空间容量必须超过2N，这样才能完全实现上述计量的重复状态交换。
图2格状图中的状态受到了一个约束长度的限制。编码器中状态的数目(它等于延迟单元的数目加1)就称为约束长度。假设约束长度为C，则状态的范围将处于“0”和“2C-1-1”之间。因此，图2格状图的约束长度将为导致出8种状态的4。
以下将参考图2对图1(a)所示维特比解码器中状态计量存储器的操作进行说明。存储器30含有4个子存储器M100到M400，如图1(b)所示。所有这4个存储器对于从固定周期内读出当前状态计量和在固定周期内写入下一状态计量都是十分必要的。
具体来说，第一和第二存储器M100，M200用于当前状态计量，而第三和第四存储器M300，M400则用于下一状态计量。在当前状态转换为下一状态之后，如图2所示，第一和第二存储器M100，M200将用于写入下一状态的计量，而第三和第四存储器M300，M400则用于读出当前状态的计量。
还有，地址发生器40包含有一个计数器41和一个用于控制计数器41的控制器42。该地址发生器40可输出控制信号以用于指定存储器的一个域。一开始保存于第一和第二存储器M100，M200之中的处于第一当前状态的计量0＝000和1＝001将根据从地址发生器40输出的信号而被读出并被输入至ACS20。
利用一个查寻表，ACS将把从一个固定周期内发射出的代码符号和假设中计算出来的分支计量分别与处于当前状态的计量0＝000和1＝001相加。然后ACS将对两个经过求和的路径计量进行比较，并且选出具有最小估计量的最佳路径计量，进而产生各个路径计量。这个最佳路径计量就是剩余路径计量，它将作为下一状态‘0＝000’而被写入第三存储器300。
根据上述过程的结果，地址发生器40将读出保存于第一和第二存储器M100，M200之中的下一个当前状态的计量2＝010和3＝011，并且通过与上述过程相同的过程将一个第二剩余路径计量作为下一状态‘1＝001’而写入第四存储器400之中。类似的，第一和第二存储器M100，M200的其余当前状态计量也将在一固定周期内被连续读出，而且选定的剩余路径计量也将在一固定周期内通过上述过程而被分别写入第三和第四存储器M300，M400以作为下一状态。
在上述过程期间，第一和第二存储器M100，M200的当前状态计量在一固定周期内将根据控制信号而被读出。剩余路径计量也作为下一状态而被顺序写入第三和第四存储器M300，M400，这样就完成了一个第一8状态变更过程。
图3(a)至(a’)显示了传统技术基础上的状态计量存储器的顺序状态变更过程。
参考图3(a)至(a’)，第一8个当前状态计量在一固定周期内被从存储器M100和M200中读出，并且在一固定周期内被顺序且交替地写入存储器M300和M400。这8个当前状态计量在一固定周期内被按照以下的指定顺序而分配给下一状态计量{000和001→010和011→100和101→110和111→000和001→010和011→100和101→110和111}。
在分配当前状态计量的过程中，第一下一状态计量0’被指定用于将第一当前状态计量0＝000和1＝001从存储器M100和M200分配至存储器M300。存储器M100和M200中的第二当前状态计量2＝010及3＝011被指定为第四存储器M400之中的第二下一状态计量1’。存储器M100和M200中的第三当前状态计量4＝100及5＝101被指定为第三存储器M300之中的第三下一状态计量2’。而存储器M400和M200中的第四当前状态6＝110及7＝111则被指定为第四存储器M400之中的第四下一状态计量。
地址发生器40产生控制信号，该控制信号用于第一和第二当前状态计量0＝000，1＝001按照如图3(a)至(a’)所示的上述预定顺序从第一和第二存储器M100，M200中输出。
因此，从存储器M100，M200输出的第五当前状态计量0＝000，1＝001将被指定为第三存储器M300之中的第五下一状态计量4’。从存储器M100，M200输出的第六当前状态计量2＝010，3＝011将被指定为第四存储器M400之中的第六下一状态计量5’。从存储器M100，M200输出的第七当前状态计量4＝100，5＝101将被指定为第三存储器M300之中的第七下一状态计量6’。从存储器M100，M200输出的第八当前状态计量6＝110，7＝111将被指定为第四存储器M400之中的第八下一状态计量7’。
根据已经完成分配的8个当前状态计量，第三和第四存储器M300，M400中的指定下一状态计量0’＝000，1’＝010，3’＝011，4’＝100，5，＝101，6，＝110以及7’＝111将成为当前状态计量，而且当前状态计量将按照上述用于指定下一套下一状态计量的过程而重复。因为下一状态计量是在一确定时间点上成为当前状态计量的，所以存储器必须在除了保存第一和第二存储器M100，M200中所有当前状态计量所需的存储空间以外，还要有与第一和第二存储器M100，M200相同容量的额外存储区域。
总之，在一个初始状态(a)中，第一和第二存储器M100，M200已经保存有处于当前状态的计量0，1，2，3，4，5，6，7，并且按照一个指定顺序将下一状态的计量0’，1’，2’，3’，4’，5’，6’，7’交替地写入第三和第四存储器M300，M400。在如(a’)所示的下一状态计量的写入操作完成之后，存储器的作用将发生变化。也就是说，第三和第四存储器M300，M400的状态被改变为当前状态，而第一和第二存储器M100，M200的状态将被改变为用于保存其后的下一状态，以便重复读写过程。
作为结果，在传统技术所用的维特比解码器的状态计量存储器中，既需要用于保存当前状态计量的存储空间，也需要用于保存下一状态计量的存储空间。因此，存储空间的总容量必须是保存当前状态计量所需空间的两倍，这样才能对接收到的代码符号进行校正以及通过最佳路径进行解码。
对额外存储容量的需求不仅会劣化通信领域内通信设备的重量/厚度/简便性的特征，尤其是在需要高速度、大容量的移动无线通信系统中，它还会造成设备成本的增加。
发明内容
所以，本发明的一个目的就是解决现有技术中的至少一个问题和缺陷。
本发明的另一个目的就是提供一种维特比解码器的状态计量存储器，它能够同时保存从当前状态计量中产生的剩余路径计量以及保存两个下一状态计量。
本发明的其它目的、优点和特征将在有效内容中得到部分说明，一般技术人员可通过有效内容或本发明的实例二对本发明有进一步的了解。本发明的目的和优点可在本申请中所特别指出的内容中得到实现。
为了实现根据本发明所述的目的，概括地说，一种维特比解码器包括：计量计算器，用于从输入的代码符号和输入的假设中计算并输出多个分支计量；存储器单元，用于保存多个初始当前状态计量以及多个下一状态计量，所述存储器单元具有第一和第二套子存储器，第一套子存储器耦合到第一剩余路径计量，并且第二套子存储器耦合到第二剩余路径计量；路径计量发生器，其使用分支计量和多个当前状态计量并行地产生至少两个剩余路径计量，并输出各剩余路径计量以作为下一状态计量；以及控制器，其向存储单元输出控制信号，该控制信号指定用于保存当前状态计量和下一状态计量的地址。
在本发明的另一个优选实例中，一种利用维特比算法的解码方法包括以下步骤：从输入的代码符号和输入的假设中计算并输出多个分支计量；在具有第一和第二套子存储器的存储单元中保存多个初始当前状态计量并保存多个下一状态计量；利用分支计量和多个当前状态计量并行产生至少两个剩余路径计量，并且输出各剩余路径计量以作为下一状态计量；并且根据一控制器指定的地址，在存储单元的第一套和第二套子存储器之一中保存每一剩余路径计量的下一状态计量。
根据本发明所述，有限的存储空间将可以得到有效的利用，而且还可在无需额外存储容量的情况下实现具有高速度/大容量的通信系统。
附图说明
以下将参考附图对本发明的内容进行详细说明。附图中类似的参考标号代表类似的单元。
图1(a)的框图显示了现有技术中的维特比解码器的结构；
图1(b)显示了图2(a)中存储器单元的详细框图；
图2是一种维特比解码器的状态计量存储器的格状图；
图3(a)至(a’)显示了有关工作中的状态计量存储器的顺序状态变更过程；
图4是根据本发明所述维特比解码器的结构的一个优选实例；
图5(A)至(A’)显示了根据本发明所述状态计量存储器的顺序状态变更过程；
具体实施方式
现在将以优选实例为参考对本发明进行详细说明，附图中显示了这些实例。
图4显示了根据本发明所述的维特比解码器中状态计量存储器的一个优选实例，该状态计量存储器包括一个分支计量计算器110，它可利用一个查寻表而从输入的代码符号和假设中计算出分支计量；一第一加法器/比较器/选择器(ACS)121和一第二ACS 122，它们可将分支计量的合成与根据地址发生器140的控制信号而读出的当前状态计量相加以产生两个路径计量，对各路径计量进行比较，并选择出具有最小估计量的一个最佳路径计量；一存储单元130，它可同时保存在一固定周期内从第一和第二ACS 121，122读出的当前状态计量以及保存在一固定周期内被写入的下一状态计量；以及一地址发生器140，它可向存储器单元130输出控制信号，该控制信号用于指定从存储器单元130读出当前状态计量和/或向存储器单元130写入下一状态计量所需的地址。
地址发生器140含有一个计数器141，它可通过输出控制信号来指定地址以用于读出当前状态计量和/或写入下一状态计量；以及一个用来控制计数器的控制器142。另外，存储器单元130包括四个存储器M100至M400，通过这四个存储器，当前状态计量可根据计数器141的控制信号被读出，并且下一状态计量也可根据计数器141的控制信号而被读入。
在第一和第二ACS 121，122中选出的最佳路径计量都是剩余路径计量。从第一ACS 121中选出的剩余路径计量将作为下一状态计量而被写入由地址发生器140的控制信号所指定的第一或第二存储器M100，M200。与此同时，从第二ACS 122中选出的剩余路径将作为下一状态而被写入第三或第四存储器M300，M400。第一、第二、第三、第四存储器M100至M400的输出将被反馈回第一ACS 121和第二ACS 122。
图5显示了根据本发明所述的状态计量存储器的一个顺序状态变更过程。在本发明中，当前状态计量被保存在第一和第二存储器M100，M200以及第三和第四存储器M300，M400中。首先，保存于第一和第二存储器M100，M200之中的当前状态计量000和001经相加并比较之后，两个具有最佳路径计量的下一状态000’和100’将被选出。被选出的最佳路径计量将被同时写入第一存储器M100(指定为下一状态000’)和第三存储器M300(指定为下一状态100’)之中。
类似地，保存于第一和第二存储器M100，M200之中的当前状态计量010，011经过相加并比较之后，也有两个具有最佳路径计量的下一状态001’和101’被选出。被选出的最佳路径计量将被同时分别写入第二存储器M200(指定为下一状态001’)和第四存储器M400(指定为下一状态101’)之中。
保存于第三和第四存储器M300，M400之中的当前状态计量100，101经过相加并比较之后，也有两个具有最佳路径计量的下一状态010’和110’被选出。被选出的最佳路径计量将被同时分别写入第一存储器M100(指定为下一状态010’)和第三存储器M300(指定为下一状态110’)之中。
同样，保存于第三和第四存储器M300，M400之中的当前状态计量110，111经过相加并比较之后，也有两个具有最佳路径计量的下一状态011’和111’被选出。被选出的最佳路径计量将被同时分别写入第二存储器M200(指定为下一状态011’)和第四存储器M400(指定为下一状态111’)之中。
根据已经完成的过程，各存储器中的指定下一状态000’，001’，010’，011’，100’，101’，110’，111’，将成为当前状态。经过一系列的计量状态过程之后，存储器M100至M400的状态将返回至初始状态。
因此，将当前状态写入指定的下一状态计量的过程将重复进行。以下将参考图5对图4所示的状态计量存储器的详细操作过程进行说明。
为了便于解释，假设通过一查寻表从输入的假设和代码符号中产生的分支计量为AAA和aaa。同时，假设存储器初始保存的当前状态的计量为000，001，010，011，100，101，110，111，如图5所示。
与第一和第二存储器M100，M200相对应的当前状态计量000，001通过地址发生器140的控制信号被读出。第一ACS 121将把与第一存储器M100相对应的当前状态计量000和分支计量AAA相加。同时，第一ACS 121还将把与第二存储器M200相对应的当前状态计量001和分支计量aaa相加。因此，将产生两个路径计量，并且这些路径将经过比较以选择出一个具有最小估计量的最佳路径计量。
与此同时，第二ACS 122将把与第一存储器M100相对应的当前状态计量000和分支计量aaa相加。同时，第二ACS 122还将把与第二存储器M200相对应的当前状态计量001和分支计量AAA相加。因此，通过求和过程将产生两个路径计量，并且这些路径将经过比较以选择出一个具有最小估计量的最佳路径计量。
由第一ACS 121选择出的第一最佳路径计量将作为下一状态000’而被写入由地址发生器140的控制信号所指定的第一存储器M100中。同时，由第二ACS 122选择出的第二最佳路径计量将作为下一状态100’而被写入由地址发生器140的控制信号所指定的第三存储器M300中。在下一状态000’和100’被写入之后，第一状态计量存储器的状态变更过程结束。
接下来，与第一和第二存储器M100，M200相对应的当前状态计量010，011通过地址发生器140的控制信号被读出。第一ACS 121将把与第一存储器M100相对应的当前状态计量010和分支计量AAA相加。同时，它还将把与第二存储器M200相对应的当前状态计量011和分支计量aaa相加。因此，通过求和过程将产生两个路径计量，并且这些路径将经过比较以选择出一个具有最小估计量的最佳路径计量。
与此同时，第二ACS 122将把与第一存储器M100相对应的当前状态计量010和分支计量aaa相加。同时，它还将把与第二存储器M200相对应的当前状态计量011和分支计量AAA相加。因此，通过求和过程将产生两个路径计量，并且这些路径将经过比较以选择出一个具有最小估计量的最佳路径计量。
由第一ACS 121选择出的最佳路径计量将作为下一状态001’而被写入由地址发生器140的控制信号所指定的第二存储器M200中。同时，由第二ACS 122选择出的最佳路径计量将作为下一状态101’而被写入由地址发生器140的控制信号所指定的第四存储器M400中。这样，第二状态计量存储器的状态变更过程结束。
然后，保存于第三和第四存储器M300，M400之中的当前状态计量100，101通过地址发生器140的控制信号被读出。第一ACS 121将把与第三存储器M300相对应的当前状态计量100和分支计量AAA相加。同时，第一ACS 121还将把与第四存储器M400相对应的当前状态计量101和分支计量aaa相加。因此，通过求和过程将产生两个路径计量，并且这些路径将经过比较以选择出一个具有最小估计量的最佳路径计量。
与此同时，第二ACS 122将把与第三存储器M300相对应的当前状态计量100和分支计量aaa相加。同时，第二ACS 122还将把与第四存储器M400相对应的当前状态计量101和分支计量AAA相加。因此，通过求和过程将产生两个路径计量，并且这些路径将经过比较以选择出一个具有最小估计量的最佳路径计量。
由第一ACS 121选择出的最佳路径计量将作为下一状态010’而被写入由地址发生器140的控制信号所指定的第一存储器M100中。同时，由第二ACS 122选择出的最佳路径计量将作为下一状态110’而被写入由地址发生器140的控制信号所指定的第三存储器M300中。这样，第三状态计量存储器的状态变更过程结束。
最后，与第三和第四存储器M300，M400相对应的当前状态计量110，111通过地址发生器140的控制信号被读出。第一ACS 121将把与第三存储器M300相对应的当前状态度量110和分支计量AAA相加。同时，第一ACS 121还将把与第四存储器M400相对应的当前状态计量111和分支计量aaa相加。因此，通过求和过程将产生两个路径计量，并且这些路径将经过比较以选择出一个具有最小估计量的最佳路径计量。
同样，第二ACS 122将把与第三存储器M300相对应的当前状态计量110和分支计量aaa相加。同时，第二ACS 122还将把与第四存储器M400相对应的当前状态计量111和分支计量AAA相加。因此，通过求和过程将产生两个路径计量，并且这些路径将经过比较以选择出一个具有最小估计量的最佳路径计量。
由第一ACS 121选择出的最佳路径计量将作为下一状态011’而被写入由地址发生器140的控制信号所指定的第二存储器M200中。同时，由第二ACS 122选择出的最佳路径计量将作为下一状态111’而被写入由地址发生器140的控制信号所指定的第四存储器M400中。这样，第四状态计量存储器的状态变更过程结束。
根据已经结束的四状态变更过程，由地址发生器140的控制信号所指定的各存储器的下一状态将被作为新的当前状态(即，000，001，010，011，100，101，110和111)而初始保存于各存储器之中。因此，上述的一系列状态变更过程将在一固定周期内重复进行。
通过状态变更过程，维特比解码器中的输入代码符号的错误将被校正，而且具有最相似计量的代码路径将被有选择性地保留下来。作为结果，最佳状态计量就可通过一条最终解码路径而被解码。
在传统的技术中，固定周期内输出的当前状态计量必须被保存在存储器单元中。如果保存全部当前状态计量所需的存储空间为N，则在传统技术中，还需要有相同的存储容量N以用于写入下一状态。
与此相反，在本发明中，对于当前状态计量的一次读出操作来说，可以同时有两个当前状态计量被读出。因而，所读出的当前状态计量不需要被保存在存储器中，这样就保证了要写入下一状态计量所需的存储空间。所以，如果用于保存初始当前状态计量的存储空间为N，则只需大约(1/4)*N的存储空间就足够用于写入下一状态计量。
另外，在图2所示的传统工作中，当约束长度为4时，要想通过状态变更而将当前状态计量改变为下一状态计量，就必须对存储器进行的8次读写操作。但是，在本发明中，由于下一状态计量是被同时写入两个存储器，所以只需要执行4次读写操作。
因此，本发明为需要高速度/大容量状态计量存储器的通信系统提高了一种高效的维特比解码方法。另外，由于采用这种维特比解码器可以使有限的存储器得到更有效的利用，从而实现了通信设备的轻/薄/简便。
上述优选实例仅起到说明性的作用，它不能对本发明起限制作用。本发明的内容可以被立刻用于其它类型的设备。对本发明所作的说明，其意图是说明性的，它并不能限制权利要求的范围。熟练人员应该清楚，对本发明所作的各种修改和变换都不会脱离本发明的精神和范围。

Claims (19)

1.一种维特比解码器，其特征在于包括：
计量计算器，用于从输入的代码符号和输入的假设中计算并输出多个分支计量；
存储器单元，用于保存多个初始当前状态计量以及多个下一状态计量，所述存储器单元具有第一和第二套子存储器，第一套子存储器耦合到第一剩余路径计量，并且第二套子存储器耦合到第二剩余路径计量；
路径计量发生器，其使用分支计量和多个当前状态计量并行地产生至少两个剩余路径计量，并输出各剩余路径计量以作为下一状态计量；以及
控制器，其向存储单元输出控制信号，该控制信号指定用于保存当前状态计量和下一状态计量的地址。
2.如权利要求1所述的维特比解码器，其中所述计量计算器可利用一查寻表来计算多个分支计量。
3.如权利要求1所述的维特比解码器，其中所述存储器单元包括：
一第一子存储器，它可根据控制器发出的控制信号来保存多个初始当前状态计量和多个下一状态计量；
一第二子存储器，它可根据控制器发出的控制信号来保存多个初始当前状态计量和多个下一状态计量；
一第三子存储器，它可根据控制器发出的控制信号来保存多个初始当前状态计量和多个下一状态计量；以及
一第四子存储器，它可根据控制器发出的控制信号来保存多个初始当前状态计量和多个下一状态计量。
4.如权利要求1所述的维特比解码器，其中所述存储器单元包括：
具有预定大小的内部存储器空间，该内部存储器用于写入当前状态计量和下一状态计量，
其中，仅仅使用内部存储器空间来完成当前状态和下一状态计量的重复状态交换，并且
预定大小的内部存储器空间对应于相当于(5/4)×N的值，其中N为能够存储所有当前状态计量和所有下一状态计量的存储器空间。
5.如权利要求1所述的维特比解码器，其中，在当前状态到下一状态的计量交换的一个周期中，控制器输出指定地址的控制信号，从而当前状态计量之一和下一状态计量之一并行地保持在第一套子存储器的至少一个子存储器中以及保持在第二套子存储器的至少一个子存储器中。
6.如权利要求5所述的维特比解码器，其中，路径计量发生器包括：
第一加法器-比较器-选择器ACS，用于将第一剩余路径计量输出为第一下一状态计量，所述第一ACS通过对第一当前状态计量和第一分支计量相加并对第二当前状态计量和第二分支计量相加来并行地产生第一对路径计量，比较这样产生的第一对路径计量，并选择出第一剩余路径计量用于输出；和
第二ACS，用于将第二剩余路径计量输出为第二下一状态计量，所述第二ACS通过对第一当前状态计量和第二分支计量求和并对第二当前状态计量和第一分支计量求和来并行地产生第二对路径计量，比较这样产生的第一对路径计量，并选择出第二剩余路径计量用于输出。
7.如权利要求6所述的维特比解码器，其中所述存储器单元包括至少四个子存储器，各个子存储器都可根据控制器发出的控制信号来保存多个初始当前状态计量和多个下一状态计量；
8.如权利要求7所述的维特比解码器，其中所述第一ACS可将第一分支计量与从第一或第三子存储器读出的一个当前状态计量相加，它还可将第二分支计量与从第二或第四子存储器读出的一个当前状态计量相加；以及
第二ACS可将第二分支计量与从第一或第三子存储器读出的一个当前状态计量相加，它还可将第一分支计量与从第二或第四子存储器读出的一个当前状态计量相加。
9.如权利要求7所述的维特比解码器，其中第一ACS将第一剩余路径计量作为第一下一状态计量而输出至第一子存储器或第二子存储器；并且
第二ACS将第二剩余路径计量作为第二下一状态计量而输出至第三子存储器或第四子存储器。
10.如权利要求7所述的维特比解码器，其中约束长度为4；
第一ACS将与第一子存储器相对应的第一当前状态计量与第一分支计量相加，并且同时将与第二子存储器相对应的第二当前状态计量与第二分支计量相加以产生两个路径计量；
第二ACS将与第一子存储器相对应的第一当前状态计量与第二分支计量相加，并且同时将与第二子存储器相对应的第二当前状态计量与第一分支计量相加以产生两个路径计量；并且
控制器输出控制信号以在第一子存储器中保存第一下一状态计量并在第三子存储器中保存第二下一状态计量。
11.如权利要求7所述的维特比解码器，其中约束长度为4；
第一ACS将与第一子存储器相对应的第三当前状态计量与第一分支计量相加，并且同时将一与第二子存储器相对应的第四当前状态计量与第二分支计量相加以产生两个路径计量；
第二ACS将与第一子存储器相对应的第三当前状态计量与第二分支计量相加，并且同时将与第二子存储器相对应的第四当前状态计量与第一分支计量相加以产生两个路径计量；并且
控制器输出控制信号以在第二子存储器中保存第一下一状态计量并在第四子存储器中保存第二下一状态计量。
12.如权利要求7所述的维特比解码器，其中约束长度为4；
第一ACS将一与第三子存储器相对应的第五当前状态计量与第一分支计量相加，并且同时将一与第四子存储器相对应的第六当前状态计量与一第二分支计量相加以产生两个路径计量；
第二ACS将与第三子存储器相对应的第五当前状态计量与第二分支计量相加，并且同时将与第四子存储器相对应的第六当前状态计量与第一分支计量相加以产生两个路径计量；并且
控制器输出控制信号以在第一子存储器中保存第一下一状态计量并在第三子存储器中保存第二下一状态计量。
13.如权利要求7所述的维特比解码器，其中约束长度为4；
第一ACS将一与第三子存储器相对应的第七当前状态计量与第一分支计量相加，并且同时将一与第四子存储器相对应的第八当前状态计量与一第二分支计量相加以产生两个路径计量；
第二ACS将与第三子存储器相对应的第七当前状态计量与第二分支计量相加，并且同时将与第四子存储器相对应的第八当前状态计量与第一分支计量相加以产生两个路径计量；并且
控制器输出控制信号以在第二子存储器中保存第一下一状态计量并在第四子存储器中保存第二下一状态计量。
14.如权利要求1所述的维特比解码器的状态计量存储器，其中所述控制器包括：
一计数器，它可输出控制信号以指定用于保存当前状态计量和下一状态计量的地址；
一个用来控制计数器的计数控制器。
15.一种利用维特比算法的解码方法，其特征在于包括以下步骤：
从输入的代码符号和输入的假设中计算并输出多个分支计量；
在具有第一和第二套子存储器的存储单元中保存多个初始当前状态计量并保存多个下一状态计量；
利用分支计量和多个当前状态计量并行产生至少两个剩余路径计量，并且输出各剩余路径计量以作为下一状态计量；并且
根据一控制器指定的地址，在存储单元的第一套和第二套子存储器之一中保存每一剩余路径计量的下一状态计量。
16.如权利要求15所述的方法，其中输出至少两个剩余路径计量的步骤包括以下步骤：
将第一当前状态计量与一第一分支计量相加并将第二当前状态计量与一第二分支计量相加以并行产生两个路径计量，对这两个路径计量进行比较并选择出第一剩余路径计量，并将第一剩余路径计量输出为第一下一状态计量；以及
将第一当前状态计量与第二分支计量相加并将第二当前状态计量与第一分支计量相加以并行产生两个路径计量，对这两个路径计量进行比较并选择出第二剩余路径计量，并将第二剩余路径计量输出为第二下一状态计量。
17.如权利要求15所述的方法，其中在存储单元中保存计量的步骤还包括以下步骤：
根据控制器发出的控制信号，在存储器单元的第一套子存储器中保存多个初始当前状态计量并保存多个下一状态计量；以及
根据控制器发出的控制信号，在存储器单元的第二套子存储器中保存多个初始当前状态计量并保存多个下一状态计量。
18.如权利要求15所述的方法，其中输出至少两个剩余路径计量的步骤还包括以下步骤：
将第一分支计量与来自第一或第二套子存储器之一的第一当前状态计量相加并将第二分支计量与来自第一或第二套子存储器之一的第二当前状态计量相加，以并行产生两个路径计量，并对这两个路径计量进行比较并选择出第一剩余路径计量，并将第一剩余路径计量输出为第一下一状态计量；以及
将第二分支计量与来自第一或第二套子存储器之一的第一当前状态计量相加并将第一分支计量与来自第一或第二套子存储器之一的第二当前状态计量相加，以并行产生两个路径计量，并对这两个路径计量进行比较并选择出第二剩余路径计量，并将第二剩余路径计量输出为第二下一状态计量。
19.如权利要求18所述的方法，其中输出第一和第二下一状态计量的步骤还包括以下步骤：
将第一剩余路径计量作为第一下一状态计量输出至第一套子存储器；以及
将第二剩余路径计量作为第二下一状态计量输出至第二套子存储器。
CNB98126509XA 1998-01-22 1998-12-31 维特比解码器的状态计量存储器及其解码方法 Expired - Fee Related CN1144373C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1019980001907A KR100311504B1 (ko) 1998-01-22 1998-01-22 비터비디코더의스태이트메트릭메모리및이를이용한복호화방법
KR1907/1998 1998-01-22
KR1907/98 1998-01-22

Publications (2)

Publication Number Publication Date
CN1230055A CN1230055A (zh) 1999-09-29
CN1144373C true CN1144373C (zh) 2004-03-31

Family

ID=19531955

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB98126509XA Expired - Fee Related CN1144373C (zh) 1998-01-22 1998-12-31 维特比解码器的状态计量存储器及其解码方法

Country Status (3)

Country Link
US (1) US6351839B1 (zh)
KR (1) KR100311504B1 (zh)
CN (1) CN1144373C (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6438181B1 (en) * 1999-05-28 2002-08-20 Koninklijke Philips Electronics N.V. Efficient metric memory configuration for a Viterbi decoder
US6757864B1 (en) * 2000-04-06 2004-06-29 Qualcomm, Incorporated Method and apparatus for efficiently reading and storing state metrics in memory for high-speed ACS viterbi decoder implementations
TW543301B (en) * 2000-12-22 2003-07-21 Mediatek Inc Decoding circuit and method of Vieterbi decoder
US7043682B1 (en) * 2002-02-05 2006-05-09 Arc International Method and apparatus for implementing decode operations in a data processor
CN100477534C (zh) * 2002-08-14 2009-04-08 联发科技股份有限公司 维特比解码器的解码电路与方法
US20070230606A1 (en) * 2006-03-31 2007-10-04 Anders Mark A Viterbi traceback
US8111767B2 (en) * 2007-05-31 2012-02-07 Renesas Electronics Corporation Adaptive sliding block Viterbi decoder
US20090041166A1 (en) * 2007-08-09 2009-02-12 Mbit Wireless, Inc. Method and apparatus to improve information decoding when its characteristics are known a priori
CN101247380B (zh) * 2008-03-27 2011-12-28 复旦大学 用于多带正交频分复用超宽带系统的高速维特比解码器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4979175A (en) * 1988-07-05 1990-12-18 Motorola, Inc. State metric memory arrangement for a viterbi decoder
US5295142A (en) * 1989-07-18 1994-03-15 Sony Corporation Viterbi decoder
KR930004862B1 (ko) * 1990-12-17 1993-06-09 삼성전자 주식회사 상태 평가량 기억장치
US5881075A (en) * 1996-03-18 1999-03-09 Samsung Electronics Co., Ltd. Viterbi decoder
US5970104A (en) * 1997-03-19 1999-10-19 Cadence Design Systems, Inc. Method and apparatus for generating branch metrics and branch indices for convolutional code Viterbi decoders

Also Published As

Publication number Publication date
KR100311504B1 (ko) 2001-11-22
CN1230055A (zh) 1999-09-29
KR19990066200A (ko) 1999-08-16
US6351839B1 (en) 2002-02-26

Similar Documents

Publication Publication Date Title
CN1099165C (zh) 维特比译码器
US9058879B2 (en) Methods and apparatus for storing data in a multi-level cell flash memory device with cross-page sectors, multi-page coding and per-page coding
US6317472B1 (en) Viterbi decoder
CN101944067A (zh) 存储数据的方法和存储器系统
CN1144373C (zh) 维特比解码器的状态计量存储器及其解码方法
CN1235691A (zh) 应用交叉存取法校正多级单元存储器的方法和装置
CN100492919C (zh) 一跨序列排序涡轮码系统和其操作方法
CN101777926A (zh) 一种Turbo乘积码的通用译码器及其方法
KR102355082B1 (ko) 채널 편파 코드의 연속 제거 리스트 디코딩을 위한 효율적인 생존 메모리 아키텍처
CN104240747A (zh) 一种多媒体数据获取的方法及装置
CN1254121C (zh) 特博码的解码方法
US5890105A (en) Low bit rate coding system for high speed compression of speech data
CN1446406A (zh) 在高速acs维特比译码器实现的存储器中有效读取和存储状态量度的方法和设备
CN1349357A (zh) 在移动通信系统中执行特博解码的方法
US20060115023A1 (en) Apparatus and method for decoding and trace back of convolution codes using the viterbi decoding algorithm
CN1741614A (zh) 使用冗余对视/音频和语音数据进行解码的方法和系统
EP2389673A1 (en) A memory controller and a method for writing information to a k-level memory unit
CN1787386A (zh) 一种维特比译码器路径度量存储的方法
CN114780151A (zh) 一种基于归并排序算法实现可变规模数量的数据排序系统
CN102571107A (zh) LTE系统中高速并行Turbo码的解码系统及方法
CN115865098A (zh) 基于Huffman编码的数据压缩方法
CN1176541C (zh) 用于提高乘积码译码速度的方法及译码装置
CN101373977B (zh) 并行最大后验概率译码交织去交织的装置和方法
CN103873070A (zh) 一种针对ccsds规范7/8码率ldpc的高速编码装置及编码方法
US8095845B1 (en) System and method for assigning code blocks to constituent decoder units in a turbo decoding system having parallel decoding units

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040331

Termination date: 20151231

EXPY Termination of patent right or utility model