KR19990063018A - Atm 셀 전송시스템 - Google Patents

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Abstract

Utopia Level 2 명세서에 따라 복수의 규격 PHY (물리) 층 디바이스 (2-0 내지 2-M), 데이터 경로 인터페이스 (interface) (3) 및 ATM 층 디바이스 (1) 를 갖는 ATM 셀 전송시스템에 있어서, 상기 ATM 층 디바이스 (1) 는, 셀버퍼 (4); 상기 규격 PHY 층 디바이스 (2-0 내지 2-M) 각각에 대응하는 FIFO 메모리 (5-0 내지 5-M); 상기 ATM 셀이 상기 셀버퍼 (4) 에 저장되고 대응하는 상기 FIFO 메모리 (5-0 내지 5-M) 가 충만하지 않는다면 상기 FIFO 메모리 (5-0 내지 5-M) 의 대응하는 메모리에 상기 규격 PHY 층 디바이스 (2-0 내지 2-M) 을 통하여 전송되도록 상기 셀버퍼 (4) 를 제어하여 ATM 셀을 출력하게 하는 출력 제어기 (5'); 및 상기 규격 PHY 층 디바이스 (2-0 내지 2-M) 의 폴링을 수행하고, 셀 전송 허여신호 (TxClav) 의 하이레벨을 폴링으로 복귀시키고 그 대응하는 FIFO 메모리 (5-0 내지 5-M) 가 비어있는 규격 PHY 층 디바이스 (2-0 내지 2-M) 중에서 피선택 PHY 층 디바이스를 지정하고, 상기 데이터 경로 인터페이스 (3) 를 통하여 전송될 셀 데이터의 다음 송신기로서 상기 피선택 PHY 층 디바이스에 대응하는 FIFO 메모리 (5-0 내지 5-M) 의 하나를 선택하며, 상기 셀 데이터의 다음 수신기로서 상기 전류전송 사이클의 말미에서 상기 피선택 PHY 층 디바이스를 지정하기 위한 셀 전송 제어기 (10) 를 구비한다.

Description

ＡＴＭ 셀 전송시스템
본 발명은 ATM (Asynchronous Transfer Mode) 층 디바이스 및 Utopia (Universal Test Operations PHY interface for ATM) Level 2 명세서에 따른 데이터 경로 인터페이스 (interface) 를 통하여 상기 ATM 층 디바이스에 접속되어 ATM 셀을 PHY 층 디바이스를 통하여 전송하기 위한 둘 이상의 물리층 (이하 PHY 층) 디바이스를 갖는 ATM 셀 전송시스템에 관한 것이다.
ATM 층 및 물리층 사이의 PHY 층 디바이스의 다양성을 흡수하기 위한 인터페이스의 명세 내역이 Utopia 로서 ATM Forum 에서 연구되고 있다.
하나의 ATM 층 디바이스를 하나의 PHY 층 디바이스와 인터페이스 (interface) 하기 위하여 정의된 데이터 경로 인터페이스가 Utopia Level 1 인터페이스이며, 하나의 ATM 층 디바이스를 둘 이상의 PHY 층 디바이스와 인터페이스하기 위하여 정의된 것이 Utopia Level 2 인터페이스인데, 이것은 ATM Forum Technical Committee 에 의해 간행된 Utopia, An ATM-PHY Interface Specification, pp.1 - 66, Utopia Level 2, v1.0 (af-phy-0039.00) 에 기재되어 있다.
도 15 는 ATM 층 디바이스 (1), 복수의 PHY 층 디바이스 (2-0 내지 2-M), 및 ATM 층 디바이스 (1) 를 PHY 층 디바이스 (2-0 내지 2-M) 와 인터페이스하기 위한 Utopia Level 2 에 따른 데이터 경로 인터페이스 (3) 를 구비하고 ATM 셀을 PHY 층 디바이스 (2-0 내지 2-M) 를 통하여 전송하기 위한 ATM 셀 전송시스템의 기본적인 구성을 도시하는 블록도이다. PHY 층 디바이스 (2-0 내지 2-M) 에는 각각 어드레스 (0 내지 M) 이 할당된다.
도 16 은 Utopia, An ATM-PHY Interface Specification 의 19 페이지에 기재되어 있는 데이터 경로 인터페이스의 동작을 도시하는 타이밍차트이다.
도 15 및 도 16 에서, TxClk 는 ATM 층 디바이스 (1) 로부터 PHY 층 디바이스 (2-0 내지 2-M) 각각에 전달되는 클럭 사이클 (T) 을 갖는 전송 클럭을 나타낸다. TxAddr 은 어드레스 신호를 나타내는데, 이로써 PHY 층 디바이스 (2-0 내지 2-M) 중 하나를 폴링 (polling) 및 선택하기 위하여 PHY 층 디바이스 (2-0 내지 2-M) 의 어드레스가 ATM 층 디바이스 (1) 로부터 PHY 층 디바이스 (2-0 내지 2-M) 으로 전송된다. 각각의 어드레스는 5 비트 데이터에 의해 표시되며, 어드레스 '11111' (16 진수로는 '1F') 는 PHY 층 디바이스 (2-0 내지 2-M) 의 어느 것에도 할당된 널 (null) PHY 포트를 타나낸다.
TxClav (Transmission Cell Available) 는 PHY 층 디바이스 (2-0 내지 2-M) 의 하나로부터 ATM 층 디바이스 (1) 로 전송되는 세개의 상태를 갖는 셀 전송 허여신호를 나타낸다. PHY 층 디바이스가 클럭 사이클에서 어드레스 신호 (TxAddr) 에 의해 전송된 그 어드레스와 함께 폴링 (polling) 되는 경우, 지정된 PHY 층 디바이스는, 도 16 에 도시된 바와 같이, PHY 층 디바이스가 전체적으로 둘 이상의 ATM 셀을 수용할 수 있는 것을 조건으로 하여 다음의 한 클럭 사이클 동안 셀 전송 허여신호 (TxClav) 를 하이로 만들고, PHY 층 디바이스가 전체 ATM 셀을 수용할 수 없는 경우에 다음의 한 클럭의 주기 동안 셀 전송 허여신호 (TxClav) 를 로우로 만드는데, 여기에서 셀 전송 허여신호 (TxClav) 는, 클럭 사이클 (#4, #10 및 #14) 에서 어드레스 (N-3, N+3 및 N) 를 각각 갖는 PHY 층 디바이스 (2-(N-3), 2-(N+3) 및 2-N) 에 의하여 하이로 되고, 클럭 사이클 (#3, #9 및 #13) 에서 각각 폴링되며, PHY 층 디바이스 (2-(N+2), 2-(N-2), 2-(N-1), 2-(N+1)) 에 의해 로우로 되고 다시 PHY 층 디바이스 (2-(N+1)) 에 의해 로우로 된다.
ATM 셀은 5 개 옥텟 (octets (bytes)) (H1 내지 H5) 의 셀 헤더 및 48 개의 옥텟 (P1 내지 P48) 의 페이로드 (payload) 로 구성되는데, 여기에서 ATM 셀의 일부 (P35 내지 P48) 및 또다른 ATM 셀의 H1 내지 H5 가 전송 데이터 (TxData) 로서 도 16 에 도시되어 있다. 그 어드레스와 폴링된 PHY 층 디바이스는 PHY 층 디바이스가 ATM 셀의 53 개의 옥텟 데이터 (H1 내지 H5 및 P1 내지 P48) 를 전부 수용할 수 있는 공간을 갖고 있는지 여부에 따라 셀 전송 허여신호 (TxClav) 를 하이 또는 로우로 만들지를 결정한다.
TxEnb (전송 인에이블 : Transmission Enable) 는 셀 데이터의 전송을 확인하기 위하여 ATM 층 디바이스 (1) 로부터 PHY 층 디바이스 (2-0 내지 2-M) 으로 전달된 전송 인에이블 신호를 나타내며, 동일한 클럭 사이클에서 어드레스 신호 (TxAddr) 상에 그 어드레스를 놓음으로써 셀 데이터가 전달될 피선택 PHY 층 디바이스를 지시한다.
TxData (전송 데이터) 는 ATM 층 디바이스 (1) 로부터 피선택 PHY 층 디바이스로 전달된 셀 데이터를 나타내는데, 여기에서 48 개 옥텟 (P1 내지 P48) 의 페이로드가 뒤따르는 5 개 옥텟 (H1 내지 H5) 의 셀 헤더는 전송 클럭 (TxClk) 과 동기로 옥텟 단위로 전송되며, TxSOC (셀 전송개시) 는 셀 데이터의 시작, 즉 전송될 ATM 셀의 제 1 헤더 옥텟 (H1) 을 지시하는 전송개시 신호를 나타낸다.
전술한 바와 같이, ATM 층 디바이스 (1) 는 어드레스 신호 (TxAddr) 상에 그 어드레스를 하나씩 놓음으로써 각각의 PHY 층 디바이스 (2-0 내지 2-M) 의 상태를 폴링하고, 클럭 사이클에서 폴링 어드레스에 의해 표시된 PHY 층 디바이스는 폴링 어드레스의 클럭 사이클 바로 다음의 한 클럭 사이클 동안에 셀 전송 허여신호 (TxClav) 를 하이 또는 로우로 구동한다. 그리고 나서, 셀 전송 허여신호 (TxClav) 를 하이로 만든 PHY 층 디바이스 중에서 적절한 PHY 층 디바이스를 선택한 후에, ATM 층 디바이스 (1) 는 한 클럭 사이클 동안 전송 인에이블 신호 (TxEnb) 를 주장하고 동일한 시간에 어드레스 신호 (TxAddr) 상에 피선택 PHY 층 디바이스의 어드레스를 놓음으로써 이 선택을 확인한다. 전송 인에이블 신호 (TxEnb) 가 하이로 되는 경우, 모든 PHY 층 디바이스 (2-0 내지 2-M) 는 어드레스 신호 (TxAddr) 상의 어드레스를 점검하고, 다음의 클럭 사이클에서 셀 전송 허여신호 (TxClav) 를 하이로 구동함으로써 피선택 PHY 층 디바이스는 이 선택을 알려준다. 전송 인에이블 신호 (TxEnb) 가 다시 하이로 될 때까지 이 선택이 유효하게 유지된다.
도 16 의 예에서, 페이로드 옥텟 (P35 내지 P48) 은 클럭 사이클 (#1 내지 #14) 에서 전송 데이터 (TxData) 로서 피선택 PHY 층 디바이스 (2-N) 에 전송되는데, 이것은 54 개 클럭 사이클, 즉 다섯개의 헤더 옥텟 (H1 내지 H5), 48 개의 페이로드 옥텟 (P1 내지 P48) 을 전송하기 위한 53 개 클럭 사이클 (#1 내지 #14) 과 다음 선택을 지정하기 위한 하나의 클럭 사이클 (#15) 로 구성된 하나의 셀 전송 사이클의 일부를 나타낸다.
다음 선택을 준비하기 위하여, 도 16 에 도시된 바와 같이 셀 전송 사이클의 제 2 내지 제 53 클럭 사이클 동안 데이터 전송과 병렬로 PHY 층 디바이스 (2-0 내지 2-M) 의 폴링이 수행되는데, 여기에서 최종 페이로드 옥텟 (P48) 이 전송되는 클럭 사이클 (#14) 까지 PHY 층 디바이스 (2-(N+3)) 를 선택하기 위한 폴링이 수행되고, 제 2 헤더 옥텟 (H2) 이 전송되는 클럭 사이클 (#17) 에서 다음 PHY 층 디바이스를 선택하기 위한 폴링이 시작된다.
예에서, 셀 전송 허여신호 (TxClav) 는 어드레스 (N-3, N+3 및 N) 을 각각 갖는 PHY 층 디바이스 (2-(N-3), 2-(N+3) 및 2-N) 이 ATM 셀의 데이터를 전부 수용할 수 있다는 것을 지시한다. 셀 전송 사이클에서 셀 데이터를 수신중인 PHY 층 디바이스 (2-N) 는 실제로 수신하고 있는 셀 데이터 이외에 또다른 ATM 셀 전부를 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호 (TxClav) 를 하이로 구동시킨다.
이하에서, 실제로 수신하고 있는 셀 데이터 이외에 한 ATM 셀 전부를 수용할 수 있는 경우에 셀 전송 허여신호 (TxClav) 를 하이로 구동시키는 PHY 층 디바이스는, 존재한다면, Utopia Level 2 명세서에 정의된 규격 명세 내역에 따른 규격 PHY 층 디바이스라고 불린다.
도 16 의 예로 돌아가서, 상기 PHY 층 디바이스 (2-(N-3), 2-(N+3) 및 2-N) 중에서 PHY 층 디바이스 (2-(N+3)) 를 선택한 후에, ATM 층 디바이스 (1) 는, 클럭 사이클 (#15) 에서 어드레스 (N+3) 를 어드레스 신호 (TxAddr) 상에 놓음으로써 선택을 확인하고, 클럭 사이클 (#16) 에서 최상 옥텟, 즉 클럭 사이클 (#17, #18, ...) 에서 전송되는 옥텟 (H2, H3, ...) 이 뒤따르는 PHY 층 디바이스 (2-(N+3)) 으로의 전송 데이터 (TxData) 로서 제 1 헤더 옥텟 (H1) 부터 다음 ATM 셀의 셀 데이터를 전송하기 시작한다.
여기에서, ATM 층 디바이스 (1) 는, 물론, PHY 층 디바이스 (2-(N+3)) 대신에 클럭 사이클 (#15) 에서 PHY 층 디바이스 (2-(N-3), 2-(N+3) 및 2-N) 중에서 또다른 하나를 선택하여 지정할 수도 있으며, 실제로 셀 데이터를 수신하는 PHY 층 디바이스, 즉 예에서는 PHY 층 디바이스 (2-N) 에 의해 하이로 된 셀 전송 허여신호 (TxClav) 가, Utopia Level 2 명세서에 따라 관련 셀 데이터의 마지막을 전송하기 전에 5 개 이상의 클럭 사이클이 구동되는 경우 무효가 되도록, 정의된다는 것에 주의하여야 한다. 따라서, 도 16 에서, 클럭 사이클 (#13) 에서 최종적으로 ATM 층 디바이스 (1) 에 의해 PHY 층 디바이스 (2-N) 의 폴링이 수행된다.
ATM 층 디바이스 (1) 는, 다음 셀전송 사이클을 위한 PHY 층 디바이스를 선택하기 위하여, PHY 층 디바이스 (2-(N+3)) 을 향하는 다음의 셀 전송 사이클의 제 2 클럭 사이클 (#17) 에서 PHY 층 디바이스 (2-0 내지 2-M) 의 폴링을 다시 시작한다. 도 16 의 예에서, PHY 층 디바이스 (2-(N+1)) 를 폴링하기 위하여 클럭 사이클 (#17) 에서 어드레스 (N+1) 가 어드레스 신호 (TxAddr) 상에 올려지는데, 이 다음에 클럭 사이클 (#18) 에서 어드레스 신호 (TxAddr) 상에 올려진 널 PHY 포트의 어드레스 '1F' 가 뒤따른다. 따라서, 예에서는 두개의 클럭 사이클마다 하나의 PHY 층 디바이스가 폴링되고, 하나의 셀 전송 사이클에서 최대로 26 개의 PHY 층 디바이스가 폴링된다.
도 17 은 Utopia Level 2 명세서에서 정의된 규격 PHY 층 디바이스, 즉 실제로 수신하고 있는 셀 데이터 이외에 한 ATM 셀 전부를 수용할 수 있는 경우 셀 전송 허여 신호 (TxClav) 를 하이로 만드는 PHY 층 디바이스에 의해 수행되는 셀 전송 허여 신호 (TxClav) 의 구동 동작을 도시하는 흐름도이다. 도 17 의 흐름도에서, 어드레스 (n) 가 할당된 규격 PHY 층 디바이스 (2-n) 은 클럭 사이클 (a) 에서 폴링된다고 가정한 것이다.
클럭 사이클 (a) 에서, PHY 층 디바이스 (2-n) 는 어드레스 신호 (TxAddr) 상의 폴링 어드레스가 n 인지 여부를 점검한다 (단계 S1). 폴링 어드레스가 n 인 경우에, PHY 층 디바이스 (2-n) 는 ATM 셀 전부를 하나 더 수용할 수 있는지 여부를 점검한다 (단계 S2). 점검 결과가 참 (TRUE) 인 경우에, PHY 층 디바이스 (2-n) 는 다음 클럭 사이클 (a+1) 에서 셀 전송 허여신호 (TxClav) 를 하이로 구동하고 (단계 S3), 점검 결과가 거짓 (FALSE) 인 경우에는 다음 클럭 사이클 (a+1) 에서 셀 전송 허여신호 (TxClav) 를 로우로 구동한다 (단계 S4). 어드레스 신호 (TxAddr) 상의 폴링 어드레스가 단계 S1 에서 n 이 아니라는 것이 밝혀지는 경우에, PHY 층 디바이스 (2-n) 는, 셀 전송 허여신호 (TxClav) 를 또다른 PHY 층 디바이스에 의해 구동되도록 남겨놓은 채, 절차를 종료한다.
전술한 바와 같이, 규격 PHY 층 디바이스 및 ATM 층 디바이스의 필수 조건은 인터페이스 신호 (TxAddr) 등의 세부 사항과 함께 Utopia Level 2 명세서에서 정의된다. 그러나, ATM 층 디바이스의 어떠한 구체적인 구성도 지금까지 개시되어 있지 않다.
그러므로, 본 발명의 주요 목적은 Utopia Level 2 명세서에 따른 규격 PHY 층 디바이스와 협조하여 데이터 전송효율이 높은 ATM 셀 전송시스템을 실현할 수 있는 ATM 층 디바이스의 구체적인 구성예를 제공하는 것이다.
본 발명의 또다른 목적은 규격 PHY 층 디바이스 대신에 Utopia Level 2 명세서에 정의된 확장 PHY 층 디바이스를 사용함으로써 ATM 층 디바이스의 구성이 간단해지는 ATM 셀 전송시스템을 제공하는 것이다.
본 발명의 또다른 목적은 규격 PHY 층 디바이스 및 확장 PHY 층 디바이스를 병렬로 사용하여 간단한 구성과 함께 데이터 전송 효율이 높은 ATM 셀 전송시스템을 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 ATM 셀 전송시스템을 도시하는 블록도.
도 2 는 한 셀 전송 사이클에서 도 1 의 출력 제어기 (5') 의 동작을 도시하는 흐름도.
도 3 은 도 1 의 셀 전송 제어기 (10) 및 전송 셀 선택기 (9) 의 동작을 도시하는 흐름도.
도 4 는 도 1 의 ATM 셀 전송시스템의 셀 전송 절차의 일례의 앞 부분을 도시하는 타이밍차트.
도 5 는 도 4 에 도시된 셀 전송 절차의 상기 예의 뒷 부분을 도시하는 타이밍차트.
도 6 은 본 발명의 제 2 실시예에 따른 또다른 ATM 셀 전송시스템을 도시하는 블록도.
도 7 은 도 6 의 셀 전송 제어기 (10') 의 동작을 도시하는 흐름도.
도 8 은 도 6 의 ATM 셀 전송시스템의 셀 전송 절차의 일례를 도시하는 타이밍차트.
도 9 는 본 발명의 제 3 실시예에 따른 또다른 ATM 셀 전송시스템을 도시하는 블록도.
도 10 은 도 9 의 셀 전송 제어기 (10) 의 동작을 도시하는 흐름도.
도 11 은 셀 전송 제어기 (10) 로부터의 폴링 (polling) 에 응답하여 수행되는 어드레스 (n) 이 할당된 확장 PHY 층 디바이스 (2-n) 의 동작을 도시하는 흐름도.
도 12 는 도 9 의 ATM 셀 전송시스템의 셀 전송 절차의 일례를 도시하는 타이밍차트.
도 13 은 본 발명의 제 4 실시예에 따른 ATM 셀 전송시스템을 도시하는 블록도.
도 14 는 도 13 의 셀 전송 제어기 (10''') 의 동작을 도시하는 흐름도.
도 15 는 Utopia Level 2 명세서에 따른 ATM 셀 전송시스템의 기본적인 구성을 도시하는 블록도.
도 16 은 Utopia, An ATM-PHY Interface Specification 에 기재된 도 15 의 데이터 경로 인터페이스 (interface) (3) 의 동작을 도시하는 타이밍차트.
도 17 은 Utopia Level 2 에 정의된 규격 PHY 층 디바이스에 의해 수행되는 셀 전송 허여신호 (TxClav) 의 구동 동작을 도시하는 흐름도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : ATM 층 디바이스 2 : PHY 층 디바이스
3 : 데이터 경로 인터페이스 4 : 셀 버퍼
5 : FIFO 메모리 5' : 출력 제어기
9 : 전송 셀 선택기 10 : 셀 전송 제어기
상기한 목적을 달성하기 위하여, 본 발명의 제 1 실시예에 따른 ATM 셀 전송시스템은 ATM 층 디바이스, 데이터 경로 인터페이스, 및 복수의 규격 PHY 층 디바이스로서 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 접속되고 상기 규격 PHY 층 디바이스 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우 상기 각각의 PHY 층 디바이스가 하나의 ATM 셀 전체를 하나 더 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호의 하이레벨을 회복하는 복수의 규격 PHY 층 디바이스를 가지며, 상기 ATM 층 디바이스는, 상기 규격 PHY 층 디바이스를 통하여 전송될 ATM 셀을 저장하기 위한 셀 버퍼; 상기 규격 PHY 층 디바이스 각각에 대응하여 설치된 FIFO 메모리; ATM 셀이 상기 셀 버퍼에 저장되어 있고 상기 규격 PHY 층 디바이스중 하나에 대응하는 하나의 FIFO 메모리가 충만하지 않은 경우에 상기 규격 PHY 층 디바이스중 하나를 통하여 상기 하나의 FIFO 메모리에 전송되도록 상기 셀 버퍼가 ATM 셀을 출력하는 것을 제어하는 출력 제어기; 현재의 셀 전송 사이클 다음의 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 셀 데이터를 전송하기 위한 다음의 송신자로서 상기 FIFO 메모리 중 하나를 선택하는 전송 셀 선택기; 및 상기 규격 PHY 층 디바이스의 폴링을 수행하고, 폴링에 대하여 상기 셀 전송 허여신호의 하이레벨을 회복하고 그 대응하는 FIFO 메모리가 비어있지 않은 규격 PHY 층 디바이스 중에서 피선택 PHY 층 디바이스를 지정하며, 상기 전송 셀 선택기로 하여금 다음의 송신자로서 상기 피선택 PHY 층 디바이스에 대응하는 FIFO 메모리중 하나를 선택하도록 제어하고, 현재의 전송 사이클의 말미에서 다음 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 전송된 셀 데이터의 다음 수신자로서 상기 피선택 PHY 층 디바이스를 지정하는 셀 전송 제어기를 구비한다.
그러므로, 제 1 실시예에 따른 ATM 셀 전송시스템에서, FIFO 메모리에 저장된 셀이 상기 FIFO 메모리에 미리 입력된 또다른 셀이 출력될 때가지 출력이 블로킹되는 HOL (Head of Line) 블로킹이라 불리는 셀 블로킹이 방지되고, 따라서 각각의 상기 규격 PHY 층 디바이스에 FIFO 메모리를 제공함으로써 높은 전송 효율이 달성된다.
본 발명의 제 2 실시예에 따른 또다른 ATM 셀 전송시스템에서, ATM 층 디바이스는, 규격 PHY 층 디바이스를 통하여 전송될 ATM 셀을 저장하기 위한 셀 버퍼; 상기 규격 PHY 층 디바이스 각각에 대응하여 설치된 FIFO 메모리; 현재의 셀 전송 사이클 다음의 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 셀 데이터를 전송하기 위한 다음 송신자로서 FIFO 메모리중 하나를 선택하기 위한 전송 셀 선택기; 및 상기 규격 PHY 층 디바이스의 폴링을 수행하고, 폴링에 대하여 셀 전송 허여신호의 하이레벨을 회복하였고 전송될 하나 이상의 ATM 셀이 상기 셀 버퍼에 저장되는 제 1 조건 및 대응하는 FIFO 메모리가 비어있지 않는 제 2 조건 중 어느 하나를 만족하는 규격 PHY 층 디바이스 중에서 피선택 PHY 층 디바이스를 지정하며, ATM 셀이 상기 셀 버퍼에 저장되어 있는 경우 상기 피선택 PHY 층 디바이스를 통하여 상기 피선택 PHY 층 디바이스에 대응하는 상기 FIFO 메모리중 하나에 전송되도록 상기 셀 버퍼가 상기 ATM 셀을 출력하는 것을 제어하고, 상기 전송 셀 선택기가 다음 송신자로서 상기 FIFO 메모리중 상기 하나를 선택하도록 제어하며, 현재 전송 사이클의 말미에서 다음 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 전송될 셀 데이터의 다음 수신자로서 상기 피선택 PHY 층 디바이스를 지정하기 위한 셀 전송 제어기를 구비한다.
그러므로, 본 발명의 제 2 실시예에 따른 ATM 셀 전송시스템에서도 또한, 각각의 출력포트에 FIFO 메모리를 제공함으로써 셀 데이터의 HOL 블로킹이 방지되고, 따라서 높은 전송 효율이 달성된다.
ATM 층 디바이스, 데이터 경로 인터페이스, 및 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 접속되고 상기 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우 1 보다 큰 정수인 K 개의 ATM 셀 전부를 수용할 수 있는 것을 조건으로 셀 전송 허여신호의 하이 레벨을 회복하는 복수의 확장 PHY 층 디바이스를 구비하는 제 3 실시예에 따른 또다른 ATM 셀 전송시스템에서, 상기 ATM 층 디바이스는, 상기 확장 PHY 층 디바이스를 통하여 전송될 ATM 셀을 저장하기 위한 셀 버퍼; FIFO 메모리; 상기 확장 PHY 층 디바이스의 폴링을 수행하고, 폴링에 대하여 셀 전송 허여신호의 하이레벨을 회복하였고 전송될 하나 이상의 ATM 셀이 상기 셀 버퍼에 저장되는 조건을 만족하는 확장 PHY 층 디바이스 중에서 피선택 PHY 층 디바이스를 지정하며, 상기 피선택 PHY 층 디바이스를 통하여 상기 FIFO 메모리에 전송되도록 상기 셀 버퍼가 상기 ATM 셀을 출력하는 것을 제어하고, 상기 FIFO 메모리가 비어있는 경우 다음 셀 전송 사이클에서 상기 데이터 경로를 통하여 ATM 셀의 셀 데이터를 전송하도록 상기 FIFO 메모리를 제어하며, 현재의 전송 사이클의 말미에 다음 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 전송될 셀 데이터의 다음 수신자로서 상기 ATM 셀의 수신지 정보에 의해 지시된 확장 PHY 층 디바이스를 지정하기 위한 셀 전송 제어기를 구비한다.
그러므로, 확장 PHY 층 디바이스를 사용하는 본 발명의 제 3 실시예에 따른 ATM 셀 전송시스템에서, ATM 셀이 FIFO 메모리에서 기다릴 필요가 없고 셀 데이터의 HOL 블로킹이 발생하지 않기 때문에, 높은 전송 효율을 갖는 ATM 셀 전송시스템을 구현할 수 있다. 또한, ATM 층 디바이스가 하나의 FIFO 메모리로 간단하고도 경제적으로 구성될 수 있다.
ATM 층 디바이스, 데이터 경로 인터페이스, 및 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 접속되고 상기 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우 상기 각각이 ATM 셀 전부를 하나 더 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호의 하이레벨을 회복하는 규격 PHY 층 디바이스 및 상기 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우 상기 각각이 1 보다 큰 정수인 K 개의 ATM 셀 전부를 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호의 하이 레벨을 회복하는 복수의 확장 PHY 층 디바이스 중 어느 하나인 복수의 PHY 층 디바이스를 구비하는 본 발명의 제 4 실시예에 따른 또다른 ATM 셀 전송시스템에서, 상기 ATM 층 디바이스는, 상기 PHY 층 디바이스를 통하여 전송될 ATM 셀을 저장하기 위한 셀 버퍼; FIFO 메모리; 상기 PHY 층 디바이스의 폴링을 수행하고, 폴링에 대하여 상기 셀 전송 허여신호의 하이레벨을 회복하고 전송될 하나 이상의 ATM 셀이 상기 셀버퍼에 저장되는 제 1 조건 및 폴링이 수행된 후 그 폴링에 따라 상기 셀 버퍼로부터 FIFO 메모리로 출력하는데 필요한 셀 전송 사이클의 수인 D 개의 피선택 포트 번호의 하나로서 그 어드레스가 등록되지 않는 제 2 조건을 만족하는 상기 PHY 층 디바이스중에서 피선택 PHY 층 디바이스를 지정하며, ATM 셀의 수신지 정보와 함께 상기 피선택 PHY 층 디바이스를 통하여 상기 FIFO 메모리로 전송되도록 상기 셀 버퍼가 ATM 셀을 출력하는 것을 제어하고, 가장 먼저 등록되는 D 개의 피선택 포트 번호중 하나를 상기 피선택 PHY 층 디바이스가 규격 PHY 층 디바이스인 경우에는 상기 피선택 PHY 층 디바이스의 어드레스로 대체하고 상기 피선택 PHY 층 디바이스가 상기 확장 PHY 층 디바이스인 경우에는 유효하지 않은 어드레스로 대체하며, 상기 FIFO 메모리가 비어있는 경우 다음 셀 전송 사이클에서 상기 데이터 경로를 통하여 ATM 셀의 셀 데이터를 전송하도록 FIFO 를 제어하고, 현재 전송 사이클의 말미에서 다음 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 전송될 상기 셀 데이터의 다음 수신자로서 상기 ATM 셀의 수신지 정보에 의해 지시된 PHY 층 디바이스를 지정하기 위한 셀 전송 제어기를 구비한다.
그러므로, Utopia Level 2 명세서에서 정의된 규격 PHY 층 디바이스가 상기 데이터 경로 인터페이스에 접속된 상기 PHY 층 디바이스에 포함되는 경우에도, 본 발명의 제 4 실시예에 따라 높은 전송 효율을 갖는 ATM 셀 전송시스템이 단일 FIFO 메모리에 의해 구현될 수 있다.
본 발명의 전술한 목적, 다른 목적 과 특징 및 효과는 동일한 번호가 동일하거나 대응하는 부분을 나타내는 첨부도면, 첨부된 특허청구범위 및 이하의 기재로부터 분명해질 것이다.
이하에서, 본 발명의 실시예를 도면과 관련하여 설명한다.
도 1 은 본 발명의 제 1 실시예에 따른 ATM 셀 전송시스템을 예시하는 블록도이다.
도 1 의 ATM 셀 전송시스템은, ATM 스위치, 예를 들면, ATM 셀 전송시스템의 복수의 출력 포트 (OP-0 내지 OP-M) 의 각각에 제공된 각각의 PHY (물리) 층 디바이스 (2-0 내지 2-M) 와 같은 ATM 층 디바이스 (1), 및 ATM 층 디바이스 (1) 와 PHY 층 디바이스 (2-0 내지 2-M) 를 연결하기 위한 데이터 경로 인터페이스 (3) 를 포함하는 것으로서, 도 15 의 기본 구성과 동일한 방식이다.
PHY 층 디바이스 (2-0 내지 2-M) 는 Utopia Level 2 명세서에 정의된 규격 PHY 층 디바이스이고, 데이터 경로 인터페이스 (3) 를 이용하는 것도 Utopia Level 2 명세서에 따른 것이며, 전송 데이터 (TxClk), 어드레스 신호 (TxAddr), 셀 전송 허용 신호 (TxClav), 전송 부여 신호 (TxEnb), 전송 데이터 (TxData) 및 전송 개시 신호 (TxSOC) 가 교환되며, 도 16 의 타이밍챠트와 관련하여 기술된 바와 동일하다.
여기에서, ATM 층 디바이스 (1) 는, PHY 층 디바이스 (2-0 내지 2-M) 중의 하나에 의해 셀 전송 허용 신호 (TxClav) 가 하이가 된 이후의 5 개 클럭 사이클 까지는, 셀 버퍼에서 데이터 경로 인터페이스로 셀 데이터의 전송을 개시할 수 없는, 달리 말하자면, 셀 전송 허용 신호 (TxClav) 가 하이 가 된 이후에 셀 데이터의 전송을 개시하기 위해서는 5 개 클럭 사이클의 지연이 필요한 강제 조건이 있는 것으로 가정한다.
제 1 실시예에 있어서, ATM 층 디바이스 (1) 는, 이러한 전송 지연 조건이 강제되는 경우에도, ATM 셀 전송시스템이 고전송효율로 셀 전송을 수행할 수 있도록 구성된다.
전송 지연 조건을 처리하기 위해, 도 1 의 ATM 층 디바이스 (1) 은, PHY 층 디바이스 (2-0 내지 2-M) 중 각각에 대응하는 각각의 FIFO (First - In - First - Out) 메모리 (5-0 내지 5-M), 출력 제어기 (5'), 전송 셀 (10), 전송 셀 선택기 (9), 및 셀 버퍼 (4) 를 포함한다. FIFO 메모리 (5-0 내지 5-M) 는 셀 버퍼 (4) 와 데이터 경로 인터페이스 (3) 사이에 제공된다.
셀 버퍼 (4) 는, 예를 들면 ATM 층 디바이스 (1) 가 ATM 스위치인 경우에, 셀 버퍼의 출력에 대응한다. 셀 버퍼 (4) 는, 출력 포트 (OP-0 내지 OP-M) 의 각각에 전송 예정인 임의의 ATM 셀이 저장되어 있는지 여부를, 셀 버퍼링 신호 (7) 를 통해서 출력 제어기 (5') 에 통지하며, FIFO 메모리 (5-0 내지 5-M) 중에서, 출력 제어기 (5') 로부터 전달된 셀 출력 명령 (6') 에 따라서, 그 목적지에 대응하는 하나에 ATM 셀을 출력한다.
FIFO 메모리 (5-0 내지 5-M) 중 하나가 충만되는 경우에, 그것은 충만 신호 (8) 를 출력 제어기 (5') 에 출력한다.
출력 제어기 (5') 에는, 셀 버퍼링 신호 (7) 를 통해서 출력 포트 (OP-0 내지 OP-M) 의 각각에 전송 예정인 ATM 셀의 존재가 통지되고, 충만 신호 (8) 에 의해서 FIFO 메모리 (5-0 내지 5-M) 의 셀-수용가능성이 통지된다.
도 2 는 셀 전송 사이클에서 출력 제어기 (5') 의 동작을 예시하는 흐름도이다.
출력 제어기 (5') 는, 0 에서 M 까지의 모든 m 에 대해서, 출력 포트 (OP-m) 에 전송 예정인 적어도 하나의 ATM 셀이 셀 버퍼 (4) 내에 저장되어 있어야 하는 제 1 조건, 및 이와 동시에, 출력 포트 (OP-m) 에 대응하는 FIFO 메모리 (5-m) 가 충만하지 않아야 하는 제 2 조건을 만족하는 출력 포트 (OP-m) 가 존재 하는지를 체크한다 (단계 (S11)).
제 1 및 제 2 조건을 만족하는 출력 포트 (OP-m) 가 없는 경우에, 출력 제어기 (5') 는 셀 전송 사이클에서 다른 아무것도 수행하지 않는다. 제 1 및 제 2 조건을 만족하는 적어도 하나의 출력 포트 (OP-m) 가 있는 경우에, 출력 제어기 (5') 는, 적절한 알고리즘에 따라서, 제 1 및 제 2 조건을 만족하는 출력 포트에서 하나의 피선택 출력 포트를 지정하고 (단계 (S12)), 셀 출력 명령 (6) 을 셀 버퍼 (4) 에 전달하여 (단계 (S13)), 피선택 출력 포트로의 전송 예정인 ATM 셀을 출력하도록 지시한다.
셀 버퍼 (4) 는 피선택 출력 포트로의 전송 예정인 ATM 셀을, 셀 출력 명령 (6) 에 따라서, FIFO 메모리 (5-0 내지 5-M) 중 대응하는 하나의 메모리에 출력한다.
FIFO 메모리 (5-0 내지 5-M) 내에 저장된 ATM 셀은 전송 데이터 (TxData) 로서 옥텟 단위로 전송되며, 셀 전송 제어기 (10) 의 지시에 따라서, 전송 셀 선택기 (9) 에 의해 선택된다.
도 3 은 셀 전송 제어기 (10) 와 전송 셀 선택기 (9) 의 동작을 예시하는 흐름도이다.
셀 전송 제어기 (10) 는, 본 명세서의 배경 기술에 관한 선행 설명에서와 같은 방식으로, 어드레스 신호 (TxAddr) 를 이용하여 셀 전송 사이클 내의 PHY 층 디바이스 (2-0 내지 2-M) 의 폴링을 수행 (단계 (S21)) 하고, 셀 전송 허용 신호 (TxClav) 의 하이 레벨을 복귀시키는 규격 PHY 층 디바이스의 어드레스를 요구한다.
도 17 과 관련하여 기술된 바와 같이, 규격 PHY 층 디바이스는, 적어도 하나 이상 전체 ATM 셀을 수용할 수 있을 때, 셀 전송 허용 신호 (TxClav) 를 하이 가 되게하며, PHY 층 디바이스가 셀 데이터를 실제로 수신함으로써 복귀된 셀 전송 허용 신호 (TxClav) 의 하이 레벨은, 셀 데이터 전송의 마지막 5 개 클럭 사이클에서 하이 가 되는 경우에만, 유효하다. 따라서, 도 1 의 셀 전송 제어기 (10) 는, PHY 층 디바이스가 셀 데이터를 실제로 수신하는 것은 셀 데이터 전송의 마지막 5 개 클럭 사이클중의 하나에서 응답가능한 순서로, PHY 층 디바이스 (2-0 내지 2-M) 의 폴링을 수행한다.
반면에, FIFO 메모리 (5-0 내지 5-M) 중 일부가 빈 경우에, 빈 신호 (11)를 셀 전송 제어기 (10) 에 송달한다.
폴링 결과 및 빈 신호 (11) 로부터, 셀 전송 제어기 (10) 은 출력 포트 (OP-m) 가, 0 에서 M 까지의 모든 m 에 대해서, 관련 출력 포트 (OP-m) 가 속하는 규격 PHY 층 디바이스 (2-m) 가 셀 전송 허용 신호 (TxClav) 를 하이 가 되게하는 제 3 조건, 및 이와 동시에, 관련 출력 포트 (OP-m) 에 대응하는 FIFO 메모리 (5-m) 가 빈 것이어야 하는 제 4 조건을 만족하는 지 여부를 체크한다 (단계 (S22)).
출력 포트 (OP-m) 중 어느 것도 상기 2 개 조건을 만족하지 못하는 경우에, 셀 전송 제어기 (10) 는 이러한 셀 전송 사이클에서 다른 아무 것도 수행하지 않는다. 이와 동시에, 일부 출력 포트가 제 3 및 제 4 조건을 만족하는 경우에, 셀 전송 제어기 (10) 는 적절한 알고리즘에 따라서 이들을 만족하는 출력 포트에서 하나의 피선택 출력 포트를 지정하고 (단계 (S23)), 셀 선택 명령 (6) 을 전송 셀 선택기 (9) 에 전달하여 (단계 (S24)), 피선택 출력 포트에 대응하는 FIFO 메모리를, 다음 셀 전송 사이클에서 셀 데이터가 출력 예정인 FIFO 메모리로 선택하도록 지시한다.
셀 선택 명령을 수신하게 되면, 전송 셀 선택기 (9) 는 피선택 출력 포트에 대응하는 FIFO 메모리를 선택하고, 다음 셀 전송 사이클에서, 셀 데이터를 전송 셀 데이터 (TxData) 로 출력한다.
그런 다음, 현행 셀 전송 사이클의 마지막 사이클 (54 번째 클럭 사이클)에서, 셀 전송 제어기 (10) 는, 피선택 출력 포트가 속하는 규격 PHY 층 디바이스의 어드레스를 어드레스 신호 (TxAddr) 에 기입함으로써, 다음 셀 전송 사이클에서 셀 데이터를 수신하는 규격 PHY 층 디바이스를 지정한다 (단계 (S25)).
따라서, 다음 셀 전송 사이클이 개시된다.
도 4 와 도 5 는 도 1 의 ATM 셀 전송시스템의 셀 전송 절차의 일 예를 예시하는 타이밍챠트이다.
도 4 와 도 5 의 예에 있어서, 다음 조건을 가정한다.
각 출력 포트 (OP-0 과 OP-1) 를 구비하는 단지 2 개의 규격 PHY 층 디바이스 (2-0 과 2-1) 가 ATM 셀 전송시스템 내에 포함되는 것으로 가정하고, 따라서, 단지 2 개의 FIFO 메모리만이 ATM 층 디바이스 (1) 내에 제공된다.
ATM 층 디바이스 (1) 에서 상기한 강제 전송 지연 조건에서와 같이, 4 개 이상의 클럭 사이클 및 많아야 하나의 셀 전송 사이클을 이용하는, 즉 출력 제어기 (5') 가 도 2 의 단계 (S11) 에서 제 1 및 제 2 조건을 만족하는 출력 포트가 존재하는 지에 대한 체크를 개시한 이후에, 셀 버퍼 (4) 가 ATM 셀을 FIFO 메모리 (5-0 내지 5-M) 에 출력하는 데에 있어서, 54 클럭 사이클 이하가 이용되는 것으로 가정한다.
셀 버퍼는, 출력 포트 (OP-0 및 OP-1) 로의 전송 예정인 ATM 셀을 충분히 구비하는 것으로 가정하며, 셀 전송 제어기 (10) 에 의해, 도 3 의 단계 (S22)에서, 출력 포트가 제 3 및 제 4 조건을 만족하는 지 여부에 대해서 수행된 체크는 각 셀 전송 사이클의 마지막 6 개 클럭 사이클, 즉 탑재 옥텟 (P44) 이 전송되는 클럭 사이클에서 다음 PHY 층 디바이스가 지정된 사이클까지에서 수행되는 것으로 가정한다.
도 4 를 참조하면, 제 1 셀 전송 사이클 (#1) 의 개시에서, FIFO 메모리 (5-0 내지 5-1) 모두 하나 이상의 ATM 셀을 저장할 수 있는 것으로서, FIFO 메모리 (5-0 내지 5-1) 중 어느 것도 충만 신호 (도 4 와 도 5 의 8-0 과 8-1) 를 나타내지 않으며, 셀 버퍼 (4) 는 출력 포트 (OP-0 과 OP-1) 로의 전송 예정인 ATM 셀을 저장하는 것으로 가정한다. 따라서, 도 2 의 단계 (S11)에서, 출력 제어기 (5') 에 의해 수행된 체크 결과는 TRUE 가 되며, 출력 포트 (OP-0 과 OP-1) 는 모두 제 1 및 제 2 조건을 만족한다.
예에 있어서, 출력 포트 (OP-0) 가 도 2 의 단계 (S12)에서 선택되고, 셀 버퍼 (4) 로부터 출력되는 ATM 셀 (A) 은, 제 1 셀 전송 사이클 (#1)에서, FIFO 메모리 (5-0) 에 입력된다.
ATM 셀 (A)을 수신하게 되면, FIFO 메모리 (5-0) 는 그 빈 신호 (11)(도 4 와 도 5 에서의 11-0) 를 디스에이블 시킨다.
여기에서, FIFO 메모리 (5-0) 로의 셀 데이터의 입력 속도는 FIFO 메모리 (5-0) 로부터의 출력 속도에 비해 느리지 않은 것으로 가정한다.
한편, 셀 전송 제어기 (10) 는, 출력 제어기 (5') 에 의해 수행된 셀 전송과 동시에 PHY 층 디바이스 (2-0 과 2-1) 의 폴링을 수행하며, PHY 층 디바이스 (2-0) 는, 도 4 의 예의 제 1 셀 전송 사이클 (#1) 의 클럭 사이클에서, 셀 전송 허용 신호 (TxClav) 가 하이 레벨이 되게한다.
따라서, 제 1 셀 전송 사이클 (#1) 의 마지막 6 개 클럭 사이클에서, 셀 전송 제어기 (10) 는 셀 데이터를 다음 셀 전송 사이클에서 출력 포트 (OP-0) 쪽에 전송할 것인지를 결정하고, 전송 셀 선택기 (9) 가 대응 FIFO 메모리 (5-0) 를 선택하도록 지시하여, 제 1 전송 사이클 (#1) 의 마지막 클럭 사이클에서 PHY 층 디바이스 (2-0) 를 지정한다.
제 2 셀 전송 사이클 (#2)에서, FIFO 메모리 (5-0) 는 전송 셀 선택기 (9) 에 의해 선택되고, ATM 셀 (A) 은 출력되어 전송 셀 데이터 (TxData) 로서 PHY 층 디바이스 (2-0) 에 전송되며, 출력 포트 (OP-1) 로의 전송 예정인 다른 ATM 셀 (B) 은 셀 버퍼 (4) 에서 FIFO 메모리 (5-1) 로 전달되는 것으로서, 상기한 바와 동일한 방법에 의해 이루어진다.
따라서, 셀 전송은, 도 5 에 확장 예시된 바와 같이, 후행 셀 전송 사이클에서 동일한 방식으로 수행된다.
여기에서, 다른 ATM 셀 (D) 이 FIFO 메모리 (5-0) 에 전송된 이후에, 셀 버퍼 (4) 에서 FIFO 메모리 (5-0) 로의 전송 예정인 ATM 셀 (E) 은, 제 8 셀 전송 사이클 (#8) 에서 전송되는 ATM 셀 (D) 에 선행하여, 제 7 셀 전송 사이클 (#7) 에서 전송 셀 데이터 (TxData) 로서 전송된다. 이것은, 규격 PHY 층 디바이스 (2-1) 가 제 6 셀 전송 사이클 (#6) 에서 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키지 않고, 다른 규격 PHY 층 디바이스가 제 6 셀 전송 사이클 (#6) 의 마지막 클럭의 개시에서 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시켰기 때문이다.
상기한 바와 같이, 본 발명의 제 1 실시예에 따른 도 1 의 ATM 셀 전송시스템에 있어서, FIFO 메모리 내에 저장된 셀이, FIFO 메모리내에 먼저 입력된 다른 셀이 출력될 때까지 출력이 차단되는, HOL (선두) 차단이라 칭하는 셀 차단이 방지되며, 따라서, 출력 포트의 각각에 대해 FIFO 메모리를 제공함으로써, 고전송 효율이 달성된다.
도 6 은 본 발명의 제 2 실시예에 따른 다른 ATM 셀 전송시스템을 예시하는 블록도이다.
도 6 에 도시된 바와 같이, 제 2 실시에의 ATM 셀 전송시스템은, 도 1 의 출력 제어기 (5') 와 셀 전송 제어기 (10) 대신에 셀 전송 제어기 (10') 가 ATM 층 디바이스 (1) 내에 제공된 것을 제외하고는, 도 1 의 ATM 셀 전송시스템과 동일한 구성을 가진다.
도 6 의 ATM 층 디바이스 (1) 에 있어서, 셀 버퍼 (4) 로부터 셀 버퍼링 신호 (7') 가 셀 전송 제어기 (10') 에 전달되고, 셀 버퍼 (4) 는, 셀 전송 제어기 (10') 로부터 출력된 셀 출력 명령 (6) 에 따라서, ATM 셀을 FIFO 메모리 (5-0) 에 출력하며, FIFO 메모리 (5-0 내지 5-M) 내에 저장된 ATM 셀은, 도 1 의 ATM 층 디바이스 (1) 에서와 동일한 방식으로 셀 전송 제어기 (10') 로부터 전달된 셀 선택 신호에 따라서, 전송 셀 선택기 (9) 에 의해 선택되고, 데이터 경로 인터페이스 (3) 에 의해 전송된다.
셀 전송 제어기 (10') 에는, 출력 포트 (OP-0 내지 OP-M) 의 각각에 전송 예정인 ATM 셀이 셀 버퍼 내에 존재 하는지가 셀 버퍼링 신호 (7) 에 의해 통지되고, 각 출력 포트 (OP-0 내지 OP_M) 로 전송 예정인 ATM 셀이 각 FIFO 메모리 (5-0 내지 5-M) 내에 존재 하는지가 빈 신호 (11) 에 의해 통지된다. 더구나, 셀 전송 제어기 (10') 는, PHY 층 디바이스 (2-0 내지 2-M) 의 폴링을 수행하고 도 1 의 셀 전송 제어기 (10) 에서와 동일한 방식으로 셀 전송 허용 신호 (TxClav) 를 체크함으로써, 하나 이상 전체 ATM 셀의 수용 가능성과 관련한 규격 PHY 층 디바이스 (2-0 내지 2-M) 의 정보를 요구한다.
도 7 은 도 6 의 셀 전송 제어기 (10') 의 동작을 예시하는 흐름도이다.
셀 전송 제어기 (10') 는, 전술한 바와 동일한 방식으로, 어드레스 신호 (TxAddr) 를 이용하여, 셀 전송 사이클 내의 PHY 층 디바이스 (2-0 내지 2-M) 의 폴링을 수행하고 (단계 (S31)), 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키는 규격 PHY 층 디바이스의 주소를 요구한다.
도 17 과 관련하여 기술한 바와 같이, 규격 PHY 층 디바이스는, 적어도 하나 이상 전체 ATM 셀을 수용할 수 있을 때, 셀 전송 허용 신호 (TxClav) 가 하이 가 되게하며, PHY 층이 실제로 셀 데이터를 수신함으로써 복귀시킨 셀 전송 허용 신호 (TxClav) 의 하이 레벨은, 셀 데이터 전송의 마지막 5 개 클럭 사이클에서 하이 가 되는 경우에만, 유효하다. 따라서, 도 6 의 셀 전송 제어기 (10') 는, PHY 층 디바이스가 셀 데이터를 실제로 수신하는 것을 셀 데이터 전송의 마지막 5 개 클럭 사이클중 하나에서 응답가능한 순서로, PHY 층 디바이스 (2-0 내지 2-M) 의 폴링을 수행한다.
그런 다음, 단계 (S32) 에서, 셀 전송 제어기 (10') 는, 0 에서부터 M 까지의 모든 m 에 대해, 출력 포트 (OP-m) 가 제 3 조건 (C3) 과 함께 제 1 조건 (C1) 및 제 2 조건 (C2) 중의 어느 하나를 만족하는 지 여부를 체크한다.
여기에서,
제 1 조건은, 출력 포트 (OP-m) 로 전송 예정인 적어도 하나의 ATM 셀이 셀 버퍼 (4) 내에 저장되어 있는 것이고;
제 2 조건은, 빈 신호 (11) 가 출력 포트 (OP-m) 에 대응하는 FIFO 메모리 (5-m) 에 의해 인에이블 되지 않는, 즉 출력 포트 (OP-m) 로 전송 예정인 ATM 셀의 셀 데이터가 FIFO 메모리 (5-m) 내에 저장되어 있는 것이고; 그리고
제 3 조건은, 출력 포트 (OP-m) 가 속하는 PHY 층 디바이스 (2-m) 이 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키는 것을 나타낸다.
출력 포트 (OP-0 내지 OP-M) 중 어느 것도 제 3 조건을 만족하지 않는 경우에, 또는 제 3 조건을 만족하더라도, 제 1 조건과 제 2 조건을 모두 만족하지 않는 경우에, 셀 전송 제어기 (10') 는 셀 전송 사이클 내에서 다른 아무 것도 수행하지 않는다.
제 3 조건과 함께 제 1 조건 또는 제 2 조건을 만족하는 적어도 하나의 출력 포트가 있는 경우에, 셀 전송 제어기 (10') 는 적절한 알고리즘에 따라서, 이들 중 하나를 피선택 출력 포트로 지정한다 (단계 (S33)).
그런 다음, 셀 전송 제어기 (10') 는, 피선택 출력 포트가 상기 제 1 조건을 만족하는지를 체크한다 (단계 (S34)). 피선택 출력 포트로 전송 예정인 ATM 셀이 존재하는 경우에, 셀 전송 제어기 (10') 는, FIFO 메모리 (5-0 내지 5-M) 중 대응하는 하나에 ATM 셀을 출력하게 하도록, 셀 출력 명령 (6) 에 의해 셀 버퍼 (4) 에 지시하고 (단계 (S35)) 단계 (S36) 을 수행하며, 다른 경우에는, 셀 전송 제어기 (10') 는 단계 (S36) 을 바로 수행한다.
단계 (S36)에서, 셀 전송 제어기 (10') 는 피선택 출력 포트가 상기 제 2 조건을 만족하는지 여부, 즉 피선택 출력 포트로 전송 예정인 ATM 셀의 셀 데이터가 대응하는 FIFO 메모리 내에 저장되어 있는지 여부를 체크한다.
피선택 출력 포트가 제 2 조건을 만족하는 경우에, 셀 전송 제어기 (10') 는 셀 선택 명령을 통해 전송 셀 선택기 (9) 에 지시하여 (단계 (S37)) 대응하는 FIFO 메모리를 선택하도록 함으로써, 전송 셀 선택기 (9) 는 FIFO 메모리를 선택하여, 셀 데이터를 다음 셀 전송 사이클의 전송 셀 데이터 (TxData) 로서 출력하고, 최종적으로, 현행 셀 전송 사이클의 마지막 클럭 사이클 (54 번째 클럭 사이클) 에서, 셀 전송 제어기 (10') 는, 피선택 출력 포트가 속하는 규격 PHY 층 디바이스의 어드레스를 어드레스 신호 (TxAddr) 에 기입함으로써, 다음 셀 전송 사이클에서 셀 데이터를 수신하게 되는 규격 PHY 층 디바이스를 지정한다 (단계 (S38)).
피선택 출력 포트가 단계 (S36) 에서 제 2 조건을 만족하지 않는 것으로 확인되면, 셀 전송 제어기 (10') 는 다른 아무 것도 수행하지 않고, 현행 셀 전송 사이클의 절차를 종료한다.
도 8 은 도 6 의 ATM 셀 전송시스템의 셀 전송 절차의 예를 예시하는 타이밍챠트이다.
도 8 의 예에 있어서, 도 4 와 도 5 에서 가정했던 유사한 조건에 대해 다음 내용에서도 가정한다.
각 출력 포트 (OP-0 과 OP-1) 를 구비하는 단지 2 개의 규격 PHY 층 디바이스 (2-0 과 2-1) 가 ATM 셀 전송시스템 내에 포함되고, 따라서, 단지 2 개의 FIFO 메모리만이 ATM 층 디바이스 (1) 내에 제공되며, 셀 버퍼 (4) 는, 출력 포트 (OP-0 및 OP-1) 로의 전송 예정인 ATM 셀을 충분히 구비하며, 셀 전송 제어기 (10) 에 의해, 도 7 의 단계 (S32), 단계 (S34), 및 단계 (S36) 에서, 출력 포트가 제 3 및 제 4 조건을 만족하는 지 여부에 대해서 수행된 체크는 각 셀 전송 사이클의 마지막 6 개 클럭 사이클, 즉 탑재 옥텟 (P44) 이 전송되는 클럭 사이클에서 다음 PHY 층 디바이스가 지정된 마지막 사이클까지 수행한다.
도 8 을 참조하면, 제 1 전송 셀 사이클 (#1) 에서 수행된 폴링에 응답하여, PHY 층 디바이스 (2-0) 만이 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키고, 셀 전송 제어기 (10') 는, PHY 층 디바이스 (2-0) 만이 전체 ATM 셀의 데이터를 수용할 수 있다는 것을 인지한다. FIFO 메모리 (5-0 과 5-1) 의 빈 신호 (11) 는 모두 제 1 셀 전송 사이클 (#1) 에서 하이 레벨이다.
셀 버퍼 (4) 내에 저장된 출력 포트 (OP-0 과 OP-1) 로 전송 예정인 ATM 셀, 도 7 의 단계 (S32) 의 체크 결과는 TRUE 가 되며, 출력 포트 (OP-0) 는, 단계 (S33) 에서 피선택 출력 포트로 지정된다. 따라서, 셀 전송 제어기 (10') 는 단계 (S35)에서 셀 버퍼 (4) 에 지시하여, 출력 포트 (OP-0) 로 전송 예정인 ATM 셀 (A) 를 출력하게 한다.
제 2 셀 전송 사이클 (#2) 에서, PHY 층 디바이스 (2-0) 만이 제 2 셀 전송 사이클 (#2)에서 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키기 때문에, ATM 셀 (A) 은 FIFO 메모리 (5-0) 에 전달되고, 이와 동시에, 셀 전송 제어기 (10') 는 셀 버퍼 (4) 에 지시하여, 출력 포트 (OP-0) 로 전송 예정인 다른 ATM 셀 (B) 을 FIFO 메모리 (5-0) 에 출력하게 된다.
제 3 셀 전송 사이클 (#3) 에서, PHY 층 디바이스 (2-1) 가 제 3 셀 전송 사이클 (#3) 에서 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키기 때문에, ATM 셀 (B) 은 셀 버퍼 (4) 로부터 FIFO 메모리 (5-0) 에 전달되고, 이와 동시에, 셀 전송 제어기 (10') 는 셀 버퍼 (4) 에 지시하여, 출력 포트 (OP-1) 로 전송 예정인 다른 ATM 셀 (C) 을 FIFO 메모리 (5-1) 에 출력하게 된다.
또한, 제 3 셀 전송 사이클 (#3) 에서, FIFO 메모리 (5-0) 내에 저장된 ATM 셀 (A) 이 PHY 층 디바이스 (2-0) 에 전송 셀 데이터 (TxData) 로 전송된다. 이는, 제 2 셀 전송 사이클 (#2) 에서, PHY 층 디바이스 (2-0) 이 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키고, FIFO 메모리 (5-0) 의 빈 신호 (11)(11-0) 가 제 2 전송 셀 사이클의 마지막 6 개 클럭 사이클에서 디스에이블되어, 체크 결과를 도 7 의 단계 (S36) 에서 TRUE 가 되도록 하기 때문이다. 따라서, 셀 전송 제어기 (10') 는, 제 2 셀 전송 사이클 (#2) 의 마지막 클럭 사이클에서, 전송 셀 선택기 (9) 에 지시하여 FIFO 메모리 (5-0) 를 선택하게 하고, 전송 셀 데이터 (TxData) 의 수신기로서 PHY 층 디바이스 (2-0) 를 지정한다.
따라서, 도 8 에 도시된 바와 같이, 후행 셀 전송 사이클 (#4, #5, 등) 에서도 유사한 방식으로 셀 전송이 수행된다.
도 8 의 예에 있어서, ATM 셀 (C) 은, 셀 버퍼 (4) 로부터 출력되는 ATM 셀 (B) 에 선행하는 제 5 셀 전송 사이클 (#5)에서, ATM 셀 (B) 이전에 FIFO 메모리 (5-1) 로부터 PHY 층 디바이스 (2-1) 에 전송된다. 이것은, 셀 전송 신호 (TxClav) 가 제 4 셀 전송 사이클 (#4) 에서 PHY 층 디바이스 (2-0) 로부터 하이 레벨로 복귀되지 않기 때문이다. 이러한 상황은, ATM 셀 (B) 에 바로 수반되는 제 7 셀 전송 사이클 (#7) 에서 PHY 층 디바이스 (2-0) 로 전송되는 ATM 셀 (E) 과, 제 8 셀 전송 사이클 (#8) 에서 PHY 층 디바이스 (2-1) 로 전송되는 ATM 셀 (D) 사이에서도 동일하다.
상기한 바와 같이, 본 발명의 제 2 실시예에 따른 도 6 의 ATM 셀 전송시스템에서도, FIFO 메모리를 출력 포트 각각에 제공함으로써 셀 데이터의 HOL 차단을 방지하고, 따라서, 고전송 효율을 얻을 수 있다.
도 9 는 본 발명의 제 3 실시예에 따른 다른 ATM 셀 전송시스템을 예시하는 블록도이다.
제 3 실시예의 ATM 셀 전송시스템에 있어서, 도 6 또는 도 1 의 규격 PHY 층 디바이스 (2-0 내지 2-M) 대신에 복수의 확장 PHY 층 디바이스 (2'-0 내지 2'-M) 가 데이터 경로 인터페이스 (3) 에 연결되며, ATM 층 디바이스 (1) 는, FIFO 메모리 (5-0 내지 5-M) 대신에 제공된 단일 FIFO 메모리 (5) 및 셀 버퍼 (4) 와 FIFO 메모리 (5) 에 연결된 셀 전송 제어기 (10) 를 포함한다.
Utopia Level 2 명세서에 있어서, 규격 PHY 층 디바이스는, 적어도 하나 이상 전체 ATM 셀을 수용할 수 있는 조건에서, 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키는 것으로 정의된다.
반면에, Utopia Level 2 명세서에 정의된 확장 PHY 층 디바이스는, 셀 데이터의 실제적인 수신 이외에도, 적어도 K 개 전체 ATM 셀을 수용할 수 있는, 있다 하더라도 K 는 1 이상의 정수인 조건에서, 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시킨다.
셀 버퍼 (4) 는, 도 6 의 셀 버퍼 (4) 와 동일한 방식으로, 셀 전송 제어기 (10') 에 셀 버퍼링 신호 (7) 를 전달하고, 셀 전송 제어기 (10) 로부터 전달된 셀 출력 명령 (6) 에 따라서, 셀 출력 명령 (6) 에 지시된 목적지를 갖는 ATM 셀을, ATM 셀의 목적지 정보, 즉 확장 PHY 층 디바이스 (2'-0 내지 2'-M) 의 각각에 속하는 각 출력 포트 (OP-0 내지 OP-M) 의 포트 수와 함께 FIFO 메모리 (5) 에 출력한다.
FIFO 메모리 (5) 에 입력된 ATM 셀은 그 목적지 정보와 함께 출력되고, 그 셀 데이터는 데이터 경로 인터페이스 (3) 를 통해서, 전송 셀 데이터 (TxData) 로서 전달되며, 빈 신호 (11) 가 디스에이블 되면, 목적지 정보가 출력 포트 번호 신호 (12) 로서 셀 전송 제어기 (10) 에 입력된다.
제 1 및 제 2 실시예와 달리, FIFO 메모리 (5) 에 저장된 ATM 셀은, 본 발명의 제 3 실시예에 따른 도 9 의 ATM 층 디바이스 (1) 에서, 셀 전송 제어기 (10 또는 10') 에 의해 제어되는 도 1 또는 도 6 의 전송 셀 선택기 (9) 에 의해 선택되기를 기다리지 않는다.
셀 버퍼 (4) 는 셀 전송 제어기 (10) 에 셀 버퍼링 신호 (7) 를 전달하고, FIFO 메모리 (5) 는, 그것이 빈 것일 때, 빈 신호 (11) 를 인에이블 한다. 셀 전송 제어기 (10) 는, 출력 포트 (OP-0 내지 OP-M) 이 각각에 전송 예정인 셀 버퍼 (4) 내에 ATM 셀이 존재하는지를 셀 버퍼링 신호 (7) 로부터 인지하고, 데이터 경로 인터페이스 (3) 를 통해 전송 셀 데이터로 전송 예정인 FIFO 메모리 (5) 내에 대기된 ATM 셀의 셀 데이터가 존재하는지를 빈 신호 (11) 로부터 인지한다.
또한, 셀 전송 제어기 (10) 는, 확장 PHY 층 디바이스 (2'-0 내지 2'-M) 의 폴링을 수행함으로써, 적어도 K 개 이상 ATM 셀을 수용할 수 있는 확장 PHY 층 디바이스를 인지한다.
도 10 은 도 9 의 셀 전송 제어기 (10) 의 동작을 예시하는 흐름도이다.
도 10 에 있어서, 셀 전송 제어기 (10) 는, 제 1 및 제 2 실시예와 관련하여 설명된 바와 동일한 방식으로, 매 셀 전송 사이클에서 그 어드레스를 하나씩 어드레스 신호 (TxAddr) 에 기입함으로써, 확장 PHY 층 디바이스의 폴링을 수행하고 (단계 (S41)), 셀 전송 허용 신호 (TxClav) 가 적어도 K 개 이상 ATM 셀을 수용할 수 있게 되는 하이 레벨로 복귀시키는 확장 PHY 층 디바이스를 인지한다.
그런 다음, 셀 전송 제어기 (10) 는, 출력 포트 (OP-m) 가, 0 에서M 까지 모든 m 에 대해, 출력 포트 (OP-m) 에 전송 예정인 적어도 하나의 ATM 셀이 셀 버퍼 (4) 내에 저장되어 있는 제 1 조건 및 출력 포트가 속하는 확장 PHY 층 디바이스 (2'-m)가 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 복귀시키는 제 2 조건을 만족하는지를 체크한다 (단계 (S42)).
제 1 및 제 2 조건을 만족하는 적어도 하나의 출력 포트가 있는 경우에, 셀 전송 제어기 (10) 는 적절한 알고리즘에 따라서, 이들 중 하나를 피선택 출력 포트로 지정하고 (단계 (S43)), 단계 (S45) 보다 선행하여, 셀 버퍼 (4) 에 지시하여 (단계 (S440) 피선택 출력 포트에 전송 예정인 ATM 셀을 FIFO 메모리 (5) 에 출력한다.
제 1 및 제 2 조건을 만족하는 출력 포트가 없는 경우에 (단계 (S42)), 셀 전송 제어기 (10) 는 단계 (S43) 과 단계 (S44) 을 수행하지 않고, 단계 (S45) 으로 바로 진행한다.
단계 (S45)에서, 셀 전송 제어기 (10) 는 빈 신호 (11) 가 FIFO 메모리 (5) 에 의해 인에이블 되는지 여부를 체크한다. 빈 신호 (11) 가 인에이블되면, 셀 전송 제어기는, 다른 아무것도 수행하지 않고, 현행 셀 전송 사이클의 절차를 종료한다.
빈 신호 (11) 가, 전송 대기된 ATM 셀의 셀 데이터가 FIFO 메모리 내에 저장되어 있다는 의미로서, 확실하게 디스에이블되면, 셀 전송 제어기 (10) 는, 현행 셀 전송 사이클의 마지막 (54 번째) 클럭 사이클에서, 출력 포트 번호 신호 (12) (단계 (S46)) 에 의해 FIFO 메모리 (5) 로부터 인지된 출력 포트를 수용하는 확장 PHY 층 디바이스의 어드레스를 어드레스 신호 (TxAddr) 에 기입하여, 다음 셀 전송 사이클의 전송 셀 데이터 (TxData) 의 수신기로서 확장 PHY 층 디바이스를 지정한다.
도 11 은 셀 전송 제어기 (10) 로부터의 폴링에 반응하여 수행된 어드레스 (n) 에 지정된 확장 PHY 층 디바이스 (2'-n) 의 동작을 예시하는 흐름도이다.
클럭 사이클 (a) 에서, 어드레스 신호 (TxAddr) 에 어드레스가 기입되면, 확장 PHY 층 디바이스 (2'-n) 는 어드레스가 n 인지 여부를 체크한다 (단계 (S51)). 체크 결과가 TRUE 이면, 확장 PHY 층 디바이스 (2'-n) 는, 셀 데이터를 수신하고 있는 경우에, 셀 데이터의 실제적인 수신 이외에 적어도 K 개 이상 ATM 셀을 수용할 수 있는지 여부를 체크한다 (단계 (S52)). 단계 (S52) 에서의 결과가 TRUE 이면, 확장 PHY 층 디바이스 (2'-n) 는 셀 전송 허용 신호 (TxClav) 를 하이 레벨로 유도하고 (단계 (S53)), 다른 경우에는, 다음 클럭 사이클 (a+1) 에서, 그것을 로우 레벨로 유도한다 (단계 (S54)).
단계 (S51) 에서의 체크 결과가 FALSE 인 경우에, 확장 PHY 층 디바이스 (2'-n) 는 셀 전송 허용 신호 (TxClav) 가 다른 PHY 층 디바이스에 의해 유도되는 절차를 종료한다.
도 12 는 제 3 실시예에 따른 도 9 의 ATM 셀 전송시스템의 셀 전송 절차의 예를 예시하는 타이밍챠트이다.
도 11 의 예에 있어서, 도 8 에 가정된 바와 유사한 조건, 즉 각 출력 포트 (OP-0 과 OP-1) 를 구비하는 단지 2 개의 규격 PHY 층 디바이스 (2'-0 과 2'-1) 가 ATM 셀 전송시스템 내에 포함되고, 셀 버퍼 (4) 는, 출력 포트 (OP-0 및 OP-1) 에 전송 예정인 ATM 셀을 충분히 구비하며, 도 10 의 단계 (S42) 및 단계 (S45) 에서의 체크는, 셀 전송 제어기 (10) 에 의해, 각 셀 전송 사이클의 마지막 6 개 클럭 사이클, 즉 탑재 옥텟 (P44) 이 전송되는 클럭 사이클에서 다음 PHY 층 디바이스가 지정된 마지막 사이클까지 수행되는 것으로 가정된다.
도 12 의 예에서, FIFO 메모리 (5) 는 제 1 셀 전송 사이클 #1 의 개시시에 소거된다.
도 12 를 참조하면, 제 1 셀 전송 사이클 #1 에서 수행된 폴링 (polling) 에 응답하여, 확장 PHY 층 디바이스 (2'-0) 만이 하이 레벨의 셀 전송 허여신호 (TxClav) 를 되돌려 주어, 셀 전송 제어기 (10) 는 K 이상의 전 ATM 셀의 데이터를 수신할 수 있음을 인식한다.
출력 포트 (OP-0 및 OP-1) 로 전송되는 ATM 셀은 셀버퍼 (4) 에 저장되고, 도 10 의 단계 (S42) 에서의 검색 결과는 TRUE 가 되고, 출력 포트 (OP-0) 는 단계 (S43) 에서 피선택 출력 포트로서 지정된다. 따라서, 셀 전송 제어기 (10) 는 셀버퍼 (4) 에 지시하여, 도 10 의 단계 (S44) 에서 출력 포트 (OP-0) 로 전송되는 ATM 셀 (A) 을 출력하게한다.
또한, 제 2 셀 전송 사이클 #2 에서, 확장 PHY 층 디바이스 (2'-0) 만이 하이 레벨의 셀전송 허여신호 (TxClav) 를 되돌려 주기 때문에, 제 2 셀 전송 사이클 #2 에서, ATM 셀 (A) 은 FIFO 메모리 (5) 로 전송되고, 동시에 셀 전송 제어기 (10) 는 셀버퍼 (4) 에 지시하여, 출력 포트 (OP-0) 로 전송되는 다른 ATM 셀 (B) 을 FIFO 메모리 (5) 로 출력하게 한다.
확장 PHY 층 디바이스 (2'-1) 가 제 3 셀 전송 사이클 #3 에서 하이 레벨의 셀전송 허여신호 (TxClav) 를 되돌려주기 때문에, 제 3 셀 전송 사이클 #3 에서, ATM 셀은 셀버퍼 (4) 로부터 FIFO 메모리 (5) 로 전송되고, 동시에 셀전송 제어기 (10) 는 셀버퍼 (4) 에 지시하여, 출력 포트 (OP-1) 로 전송되는 ATM 셀 (C) 을 FIFO 메모리 (5) 로 출력하게 한다.
게다가, FIFO 메모리 (5) 에 저장된 ATM 셀 (A) 은 전송셀 데이터 (TxData) 로서 FIFO 메모리 (5) 로부터 확장 PHY 층 디바이스 (2'-0) 로 전송된다. 이것은 ATM 셀 (A) 의 목적 정보가 ATM 셀 (A) 의 개시 부분을 포함해서 셀전송 사이클 #2 의 6 클럭 사이클 이상 앞서서 이미 FIFO 메모리 (5) 에 저장되어 있었기 때문이며, 따라서, 도 10 의 단계 (S45) 에서 검색 결과 TRUE 를 부여할 때에는 FIFO 메모리는 소거되지 않는다.
따라서, 셀전송 과정은 도 12 에 설명한바와 같이 반복된다.
제 4 셀 전송 사이클 #4 에서, ATM 셀 (B) 은 앞선 셀전송 사이클 #3 에서 수행된 폴링으로 로우 레벨의 셀전송 허여신호 (TxClav) 를 되돌렸던 확장 PHY 층 디바이스 (2'-0) 로 전송된다.
PHY 층 디바이스 (2'-0) 는 Utopia Level 2 설명서에 정의된 통상적인 PHY 층 디바이스이고, PHY 층 디바이스 (2'-0) 는 ATM 셀 (B) 의 셀데이터를 수신하지 않을 수도 있다. 그러나, 확장 PHY 층 디바이스 (2'-0) 는 로우 레벨의 셀전송 허여신호 (TxClav) 를 되돌리기 시작하는 타이밍에서 여전히 K-1 의 전 ATM 셀을 수신할 수 있다. 따라서, 확장 PHY 층 디바이스 (2'-0) 는 제 4 셀 전송 사이클 #4 에서 ATM 셀 (B) 을 수신할 수 있다.
도 12 의 예에서, 셀 번호 K 는 K=2 로 지정된다. 통상적으로 설명하면, 도 10 의 단계 (S41) 에서 확장 PHY 층 디바이스 (2'-0 내지 2'-M) 의 폴링이 수행된 후에, 셀 번호 K 는 ATM 셀이 셀버퍼 (4) 로부터 FIFO 메모리 (5) 로 출력되는 동안 D 셀 전송 사이클이 필요한 경우에 K ≥ D + 1 로서 지시된다.
도 13 은 Utopia Level 2 설명서에 정의된 규격 PHY 층 디바이스 및 확장 PHY 층 디바이스 둘다 데이터 패스 인터페이스 (3) 에 평행하게 혼재하여 접속되고, 셀 전송 제어기 (10) 가 다른 셀 전송 제어기 (10''') 와 대체되는 것을 제외하고는, 도 9 의 ATM 셀 전송 시스템과 구성이 동일한 본 발명의 제 4 실시예에 따른 ATM 셀 전송 시스템을 나타낸 블록도이다.
도 14 는 도 13 의 셀 전송 제어기 (10''') 의 동작을 나타낸 순서도이다.
매 셀전송 사이클마다, 셀전송 제어기 (10''') 는 Utopia Level 2 설명서에 정의된 확장 PHY 층 디바이스와 규격 PHY 층 디바이스를 포함하는 복수의 PHY 층 디바이스 (2-0 내지 2-M) 의 폴링을 (단계 S61 에서) 수행한다. 규격 PHY 층 디바이스는 도 17 의 순서도와 연계하여 설명한 바와 같이 폴링에 응답하고, 확장 PHY 층 디바이스는 도 11 의 순서도와 연계하여 설명한 바와 같이 폴링에 응답하고, 셀전송 제어기는 하이 레벨의 셀전송 허여신호 (TxClav) 를 되돌리는 PHY 층 디바이스의 어드레스를 인식한다.
셀데이터가 실질적으로 전송되는 PHY 층 디바이스로부터 되돌려진 하이 레벨의 셀전송 신호 (TxClav) 는 5 클럭 이상의 셀전송 사이클내에서 되돌려지는 경우만이 유효하다. 따라서, 다른 실시예와 동일한 방식으로, 셀전송 제어기 (10''') 는 PHY 층 디바이스를 폴링하여, 전송 셀데이터 (TxData) 를 실질적으로 수신하는 PHY 층 디바이스가 마지막 5 클럭 사이클의 셀 전송에서 응답할 수 있다.
제 4 실시예의 셀전송 제어기 (10''') 에서, D 개의 피선택 포트 번호 (LD내지 L1) 가 지정되고, ATM 셀에 요구되는 셀 전송 사이클의 번호가 되는 D 는 단계 (S61) 에서 폴링이 수행된 후에 셀버퍼 (4) 로부터 FIFO 메모리 (5) 로 출력된다.
피선택 포트 번호 (LD내지 L1) 는 마지막 D 셀 전송 사이클에서 지정된 피선택 출력 포트가 속하는 규격 PHY 층 디바이스를 나타낸다. 각 피선택 포트 번호 (LD내지 L1) 는 각 출력 포트가 규격 PHY 층 디바이스중 하나에 속하는 경우 각 피선택 출력 포트가 속하는 PHY 층 디바이스의 어드레스이고, 각 피선택 출력 포트가 확장 PHY 층 디바이스중 하나에 속하는 경우에는 널(null) PHY 포트의 어드레스 '1F' 이다. 피선택 포트 번호 (LD내지 L1) 는 예를들면 셀전송 제어기 (10''') 에 제공된 시프트 레지스터에 저장된다.
도 14 를 재참조하면, 대응하는 PHY 층 디바이스 (2-m) 의 어드레스가 임의의 피선택 포트 번호 (LD내지 L1) 로서 저장되지 않는 제 1 조건, 출력 포트 (OP-m) 에 전송되는 하나 이상의 ATM 셀이 셀버퍼 (4) 에 저장되는 제 2 조건, 및 출력 포트 (OP-m) 가 속하는 대응하는 PHY 층 디바이스 (2-m) 가 동시에 하이 레벨의 셀 전송 허여신호 (TxClav) 를 되돌려주는 제 3 조건을 출력 포트 (OP-m) 가 만족하는 지를, 셀전송 제어기 (10''') 는 매 m=0 내지 M 동안 (단계 S62 에서) 검색한다.
제 1 , 제 2 및 제 3 조건 모두를 만족하는 하나 이상의 출력 포트가 검색되면, 셀전송 제어기 (10''') 는 적절한 알고리즘에 따라 (단계 S63 에서) 피선택 출력 포트로서 그들중 하나를 지정하고, 셀 버퍼 (4) 에 (단계 S64에서) 지시하여, 피선택 출력 포트로 전송되는 ATM 셀을 FIFO 메모리 (5) 로 단계 S65 로 진행하기 전에 출력하게 한다.
단계 S62 에서 제 1, 제 2 및 제 3 조건 모두를 만족하는 출력 포트가 검색되지 않으면, 셀전송 제어기 (10''') 는 단계 S63 및 S64 를 수행하지 않고 단계 S65 로 직접 진행한다.
단계 S65에서, 셀전송 제어기 (10''') 는 피선택 포트 번호 (LD내지 L2) 를 L1-- L2, L2-- L3, LD-1-- LD와 같이 하나의 셀 전송 사이클 만큼 이동시킨다.
그후, 셀전송 제어기 (10''') 는 피선택 출력 포트가 확장 PHY 층 디바이스중 하나에 속하는 지를 (단계 S66 에서) 검색한다. 이것이 TRUE 이면, 셀전송 레지스터 (10''') 는 포트 번호 (LD) 로서 널 PHY 포트의 어드레스 '1F' 를 (단계 S67 에서) 저장하고, 그렇지 않으면, 대응하는 규격 PHY 층 디바이스의 어드레스를 포트 번호 (LD) 로서 (단계 S68 에서) 저장한다. 따라서, 앞선 D 셀 전송 사이클에서 ATM 셀이 전송되는 규격 PHY 층 디바이스의 어드레스는 셀 전송 제어기 (10''') 에 저장된다.
그후 (단계 S69 에서), 셀전송 제어기 (10''') 는 빈 신호 (empty signal) (11) 가 FIFO 메모리 (5) 에 의해서 인에이블되었는 지를 검색한다.
이것이 인에이블인 경우, 셀 전송 제어기 (10''') 는 다른 어떤 것도 수행하지 않고 현재 셀 전송 사이클에서 진행을 종료한다. 인에이블이 아닌 경우, 셀 전송 제어기 (10''') 는 출력 포트 번호 신호 (12) 에 의해서 FIFO 메모리 (5) 로부터 인식된 PHY 층 디바이스의 어드레스를, 현재 셀 전송 사이클의 마지막 (54 번째) 클럭 사이클에서 어드레스 신호 (TxAddr) 로 하여, 다음 셀 전송 사이클의 전송 셀 데이터 (TxData) 의 수신기로서 PHY 층 디바이스를 지정한다.
상술한 바와 같이, 셀전송 제어기 (10''') 는 피선택 포트 번호 (LD내지 L1), 즉, 마지막 폴링이후 셀데이터 전송이 이미 예정되고 단계 S63 에서 지정된 피선택 출력 포트를 후보에서 제외시킨 규격 PHY 층 디바이스의 포트 번호를 검색한다. 따라서, 전 ATM 셀을 수신할 수 없는 PHY 층 디바이스로 셀 데이터가 전송되는 경우 발생하는 데이터 패스 인터페이스 (3) 상의 셀 누락은, 본 발명의 제 4 실시예에 따른 도 13 의 ATM 전송 시스템에 방지될 수 있다.
상술한 바와 같이, 고전송 효율을 갖는 ATM 셀 전송 시스템은 본 발명의 제 4 실시예에 따른 단일 FIFO 메모리 (5) 로 구현될 수 있고, Utopia Level (2) 설명서에 정의된 규격 PHY 층 디바이스가 데이터 패스 인터페이스 (3) 에 접속된 PHY 층 디바이스내에 포함된다.
상기한 본 발명에 따르면, Utopia Level 2 명세서에 따른 규격 PHY 층 디바이스와 함께 데이터 전송효율이 높은 ATM 셀 전송시스템을 실현할 수 있는 ATM 층 디바이스의 구체적인 구성예가 제공된다.
또한, 규격 PHY 층 디바이스 대신에 Utopia Level 2 명세서에 정의된 확장 PHY 층 디바이스를 사용함으로써 ATM 층 디바이스의 구성이 간단해지는 ATM 셀 전송시스템이 제공된다.
그리고, 규격 PHY 층 디바이스 및 확장 PHY 층 디바이스를 병렬로 사용하여 간단한 구성과 함께 데이터 전송 효율이 높은 ATM 셀 전송시스템이 제공된다.

Claims (14)

  1. ATM 층 디바이스, 데이터 경로 인터페이스, 및 복수의 규격 PHY (물리) 층 디바이스를 가지며, 상기 복수의 규격 PHY 층 디바이스 각각은 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 접속되고 상기 규격 PHY 층 디바이스 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우 상기 각각의 PHY 층 디바이스가 ATM 셀 전부를 하나 더 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호의 하이레벨을 회복하는 ATM 셀 전송시스템에서,
    상기 ATM 층 디바이스는,
    상기 규격 PHY 층 디바이스를 통하여 전송될 ATM 셀을 저장하기 위한 셀 버퍼;
    상기 규격 PHY 층 디바이스 각각에 대응하여 설치된 FIFO 메모리;
    ATM 셀이 상기 셀 버퍼에 저장되어 있고 상기 규격 PHY 층 디바이스중 하나에 대응하는 FIFO 메모리중 하나가 충만하지 않은 것을 조건으로 하여 상기 규격 PHY 층 디바이스중 하나를 통하여 상기 하나의 FIFO 메모리에 전송될 ATM 셀을 출력하도록 상기 셀 버퍼를 제어하는 출력 제어기;
    현재의 셀 전송 사이클 다음의 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 셀 데이터를 전송하기 위한 다음의 송신자로서 상기 FIFO 메모리 중 하나를 선택하는 전송 셀 선택기; 및
    셀 전송 제어기로서, 상기 규격 PHY 층 디바이스의 폴링을 수행하고,
    상기 폴링에 대하여 상기 셀 전송 허여신호의 하이레벨을 회복하였으며 대응하는 FIFO 메모리가 비어있지 않은 규격 PHY 층 디바이스 중에서 피선택 PHY 층 디바이스를 지정하고,
    다음의 송신자로서 상기 피선택 PHY 층 디바이스에 대응하는 상기 FIFO 메모리중 하나를 선택하도록 상기 전송 셀 선택기를 제어하고,
    다음 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 전송될 셀 데이터의 다음 수신자로서 현재의 전송 사이클의 말미에서 상기 피선택 PHY 층 디바이스를 지정하기 위한 셀 전송 제어기를 구비하는 것을 특징으로 하는 ATM 셀 전송시스템.
  2. 제 1 항에 있어서, 상기 데이터 경로 인터페이스 및 상기 규격 PHY 층 디바이스는 Utopia (Universal Test Operations PHY interface for ATM) Level 2 명세서에 따라 설계되는 것을 특징으로 하는 ATM 셀 전송시스템.
  3. 제 1 항에 있어서, 상기 FIFO 메모리 각각은 상기 각각의 FIFO 메모리에서 ATM 셀의 데이터가 전송될 준비가 된 경우에 디스에이블되는 빈 신호를 상기 셀 전송 제어기로 출력하는 것을 특징으로 하는 ATM 셀 전송시스템.
  4. ATM 층 디바이스, 데이터 경로 인터페이스, 및 복수의 규격 PHY 층 디바이스를 가지며, 상기 복수의 규격 PHY 층 디바이스 각각은 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 접속되고 상기 규격 PHY 층 디바이스 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우 상기 각각의 PHY 층 디바이스가 ATM 셀 전부를 하나 더 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호의 하이레벨을 회복하는 ATM 셀 전송시스템에서,
    상기 ATM 층 디바이스는,
    상기 규격 PHY 층 디바이스를 통하여 전송될 ATM 셀을 저장하기 위한 셀 버퍼;
    상기 규격 PHY 층 디바이스 각각에 대응하여 설치된 FIFO 메모리;
    현재의 셀 전송 사이클 다음의 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 셀 데이터를 전송하기 위한 다음 송신자로서 상기 FIFO 메모리중 하나를 선택하기 위한 전송 셀 선택기; 및
    셀 전송 제어기로서, 상기 규격 PHY 층 디바이스의 폴링을 수행하고,
    상기 폴링에 대하여 상기 셀 전송 허여신호의 하이레벨을 회복하였으며 전송될 하나 이상의 ATM 셀이 상기 셀 버퍼에 저장되는 제 1 조건 및 대응하는 FIFO 메모리가 비어있지 않는 제 2 조건 중 어느 하나를 만족하는 규격 PHY 층 디바이스 중에서 피선택 PHY 층 디바이스를 지정하고,
    ATM 셀이 상기 셀 버퍼에 저장되어 있는 것을 조건으로 하여 상기 피선택 PHY 층 디바이스를 통하여 상기 피선택 PHY 층 디바이스에 대응하는 상기 FIFO 메모리중 하나로 전송될 ATM 셀을 출력하도록 상기 셀 버퍼를 제어하고,
    다음 송신자로서 상기 FIFO 메모리중 상기 하나를 선택하도록 상기 전송 셀 선택기를 제어하며,
    다음 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 전송될 셀 데이터의 다음 수신자로서 현재 전송 사이클의 말미에서 상기 피선택 PHY 층 디바이스를 지정하기 위한 셀 전송 제어기를 구비하는 것을 특징으로 하는 ATM 셀 전송시스템.
  5. 제 4 항에 있어서, 상기 데이터 경로 인터페이스 및 상기 규격 PHY 층 디바이스는 Utopia Level 2 명세서에 따라 설계되는 것을 특징으로 하는 ATM 셀 전송시스템.
  6. 제 4 항에 있어서, 상기 FIFO 메모리 각각은 상기 FIFO 메모리 각각에서 ATM 셀의 데이터가 전송될 준비가 된 경우에 디스에이블되는 빈 신호를 상기 셀 전송 제어기로 출력하는 것을 특징으로 하는 ATM 셀 전송시스템.
  7. ATM 층 디바이스, 데이터 경로 인터페이스, 및 복수의 확장 PHY 층 디바이스를 가지며, 상기 복수의 확장 PHY 층 디바이스 각각은 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 접속되고 상기 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우 1 보다 큰 정수인 K 개의 ATM 셀 전부를 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호의 하이레벨을 회복하는 복수의 확장 PHY 층 디바이스를 갖는 ATM 셀 전송시스템에서,
    상기 ATM 층 디바이스는,
    상기 확장 PHY 층 디바이스를 통하여 전송될 ATM 셀을 저장하기 위한 셀 버퍼;
    FIFO 메모리; 및
    셀 전송 제어기로서, 상기 확장 PHY 층 디바이스의 폴링을 수행하고,
    상기 폴링에 대하여 상기 셀 전송 허여신호의 하이레벨을 회복하였으며 전송될 하나 이상의 ATM 셀이 상기 셀 버퍼에 저장되는 조건을 만족하는 상기 확장 PHY 층 디바이스 중에서 피선택 PHY 층 디바이스를 지정하고,
    ATM 셀의 수신지 정보와 함께 상기 피선택 PHY 층 디바이스를 통하여 상기 FIFO 메모리에 전송될 ATM 셀을 출력하도록 상기 셀 버퍼를 제어하고,
    상기 FIFO 메모리가 비어있는 경우 다음 셀 전송 사이클에서 상기 데이터 경로를 통하여 ATM 셀의 셀 데이터를 전송하도록 상기 FIFO 메모리를 제어하며,
    현재의 전송 사이클의 말미에서 다음 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 전송될 셀 데이터의 다음 수신자로서 상기 ATM 셀의 수신지 정보에 의해 지시된 상기 확장 PHY 층 디바이스를 지정하기 위한 셀 전송 제어기를 구비하는 것을 특징으로 하는 ATM 셀 전송시스템.
  8. 제 7 항에 있어서, 상기 데이터 경로 인터페이스 및 상기 확장 PHY 층 디바이스는 Utopia Level 2 명세서에 따라 설계되는 것을 특징으로 하는 ATM 셀 전송시스템.
  9. 제 7 항에 있어서, 상기 정수 K 는 K ≥ D + 1 인 조건을 충족하고, D 는 상기 폴링이 수행된 후에 상기 ATM 셀을 상기 셀 버퍼로부터 상기 FIFO 메모리로 출력하는데 필요한 셀 전송 사이클의 수인 것을 특징으로 하는 ATM 셀 전송시스템.
  10. 제 7 항에 있어서, 상기 FIFO 메모리는 상기 FIFO 메모리 내에서 상기 ATM 셀의 데이터가 전송될 준비가 된 경우에 디스에이블되는 빈 신호 및 상기 FIFO 메모리 내에서 상기 ATM 셀의 데이터가 전송될 준비가 된 경우에 ATM 셀의 수신지 정보를 나타내는 출력포트 번호신호를 출력하는 것을 특징으로 하는 ATM 셀 전송시스템.
  11. ATM 층 디바이스, 데이터 경로 인터페이스, 및 복수의 PHY 층 디바이스를 가지며, 상기 복수의 PHY 층 디바이스 각각은 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 접속되고 상기 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우에 ATM 셀 전부를 하나 더 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호의 하이레벨을 회복하는 규격 PHY 층 디바이스 및 상기 각각이 상기 데이터 경로 인터페이스를 통하여 상기 ATM 층 디바이스에 의해 폴링되는 경우에 1 보다 큰 정수인 K 개의 ATM 셀 전부를 수용할 수 있는 것을 조건으로 하여 셀 전송 허여신호의 하이레벨을 회복하는 ATM 셀 전송시스템에서,
    상기 ATM 층 디바이스는,
    상기 PHY 층 디바이스를 통하여 전송될 ATM 셀을 저장하기 위한 셀 버퍼;
    FIFO 메모리; 및
    셀 전송 제어기로서, 상기 PHY 층 디바이스의 폴링을 수행하고,
    상기 폴링에 대하여 상기 셀 전송 허여신호의 하이레벨을 회복하였으며 전송될 하나 이상의 ATM 셀이 상기 셀 버퍼에 저장되는 제 1 조건 및 폴링이 수행된 후 그 폴링에 따라 상기 셀 버퍼로부터 상기 FIFO 메모리로 출력하는데 필요한 셀 전송 사이클의 수인 D 개의 피선택 포트 번호의 하나로서 그 어드레스가 등록되지 않는 제 2 조건을 만족하는 상기 PHY 층 디바이스중에서 피선택 PHY 층 디바이스를 지정하고,
    ATM 셀의 수신지 정보와 함께 상기 피선택 PHY 층 디바이스를 통하여 상기 FIFO 메모리로 전송되도록 상기 셀 버퍼가 상기 ATM 셀을 출력하는 것을 제어하고,
    가장 먼저 등록되는 D 개의 피선택 포트 번호중 하나를 상기 피선택 PHY 층 디바이스가 상기 규격 PHY 층 디바이스인 경우에는 상기 피선택 PHY 층 디바이스의 어드레스로 대체하고 상기 피선택 PHY 층 디바이스가 상기 확장 PHY 층 디바이스인 경우에는 유효하지 않은 어드레스로 대체하고,
    상기 FIFO 메모리가 비어있는 경우 다음 셀 전송 사이클에서 상기 데이터 경로를 통하여 ATM 셀의 셀 데이터를 전송하도록 FIFO 를 제어하며,
    현재 전송 사이클의 말미에서 다음 셀 전송 사이클에서 상기 데이터 경로 인터페이스를 통하여 전송될 상기 셀 데이터의 다음 수신자로서 상기 ATM 셀의 수신지 정보에 의해 지시된 PHY 층 디바이스를 지정하기 위한 셀 전송 제어기를 구비하는 것을 특징으로 하는 ATM 셀 전송시스템.
  12. 제 11 항에 있어서, 상기 데이터 경로 인터페이스 및 상기 PHY 층 디바이스는 Utopia Level 2 명세서에 따라 설계되는 것을 특징으로 하는 ATM 셀 전송시스템.
  13. 제 11 항에 있어서, 상기 정수 K 는 K ≥ D + 1 인 조건을 만족하는 것을 특징으로 하는 ATM 셀 전송시스템.
  14. 제 11 항에 있어서, 상기 FIFO 메모리는, 상기 FIFO 메모리 내에서 상기 ATM 셀의 데이터가 전송될 준비가 된 경우에 디스에이블되는 빈 신호를 출력하고, 상기 FIFO 메모리 내에서 상기 ATM 셀의 데이터가 전송될 준비가 된 경우에 ATM 셀의 수신지 정보를 나타내는 출력포트번호 신호를 출력하는 것을 특징으로 하는 ATM 셀 전송시스템.
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