KR19990062458A - 박막트랜지스터 액정표시장치 - Google Patents

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Abstract

박막트랜지스터 액정표시장치를 개시한다. 이 박막트랜지스터 액정표시장치는 외부로부터 비디오 신호 및 제어 신호를 입력받아서 타이밍 신호를 출력하는 타이밍 컨트롤러를 포함하고, 타이밍 컨트롤러는 액정 패널로 인가되는 게이트 온 전압의 기준이 되는 게이트 온 이네이블 신호를 게이트 구동부로 출력한다. 이 때, 타이밍 컨트롤러로부터 게이트 구동부로 출력되는 게이트 온 이네이블 신호의 폭이 다르게 출력된다. 액정 패널의 상측에 가까운 게이트 구동부로 입력되는 게이트 온 이네이블 신호의 폭이 가장 크고, 액정 패널의 하측에 가까운 게이트 구동부로 입력되는 게이트 온 이네이블 신호의 폭이 가장 작도록 타이밍 컨트롤러로부터 게이트 구동부로 출력된다. 따라서, 액정 패널의 각 픽셀에 충전되는 전하량이 동일하게 유지됨으로서, 상하측 대비비 차가 최소가 되어 패널의 균일성이 향상되고, 더 나아가서는 패널이 고품질화되며, 또한 상하측 플리커 유의차도 줄어든다.

Description

박막트랜지스터 액정표시장치
이 발명은 박막트랜지스터 액정표시장치에 관한 것으로서, 더욱 상세하게 말하자면 액정 패널의 각 픽셀에 충전되는 전하량을 동일하게 하여 액정 패널의 균일성을 향상시키는 박막트랜지스터 액정표시장치에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 박막트랜지스터 액정표시장치의 구동방법에 대하여 설명한다.
도 1은 종래 박막트랜지스터 액정표시장치에서 데이터 전압과 충전 비의 관계를 나타낸 파형도이고,
도 2는 종래 박막 트랜지스터 액정표시장치에서 게이트 온 펄스를 인가하는 방식을 도시한 도면이다.
도 1 및 도 2에 도시되어 있듯이, 종래 박막트랜지스터 액정표시장치의 패널(12)은 게이트 배선과 데이터 배선이 서로 교차하여 그 사이의 픽셀(pixel)을 스위칭하여 충전시키는 구조이다.
이러한 박막트랜지스터 액정표시장치는 고정세, 고해상도 및 대형화가 요구되어 지고 있는 추세이다. 따라서, 패널(12)은 게이트 배선 및 데이터 배선 저항 성분이 증가하고 배선 자체 면적에 의해 생기는 기생 용량이 증대되기 때문에, 이 두 값의 곱에 의해 결정되는 시정수(τ=RC) 만큼 펄스 딜레이(pulse delay)가 발생하게 되는데, 이러한 펄스 딜레이는 패널(12) 사이즈가 커질수록 더 심해진다.
게이트 배선의 경우는 바로 인접한 다음 게이트 배선의 펄스와 겹치는 부분이 생기게 되어 화소에 충전되었던 전하가 순간적으로 빠져나가게 되고 가로 방향으로 밝기의 변화가 생긴다.
한편, 데이터 배선의 관점에서 본다면 패널(12) 사이즈가 커짐으로써 데이터 배선이 갖는 저항 및 기생 용량 성분이 증가하기 때문에 펄스 딜레이가 더 심해져서 배선 끝단 데이터 펄스는 픽셀을 완전히 충전시킬 수 없다.
다시 말하면, 현재 소스(source) 구동 회로(10)의 출력은 1H 동안 데이터 전압이 발생되어 각 필셀에 충전된다. 그러나, 패널(12)의 고해상도 및 대형 사이즈로 인해 데이터 1라인에는 저항 성분과 기생 용량에 의한 데이터 딜레이가 발생하여 전 픽셀에 똑같은 전하량을 공급하지 못한다.
아래와 같은 [수학식1]에서 보듯이 전하량(Q)은 전압(V)과 충전 시간(t)에 비례하는 것을 알 수 있기 때문에, 도 1에 도시되어 있듯이, 빗금친 부분이 전하량(Q, Q')이 되고, 디스플레이되는 정도에 따라 전하량(Q, Q') 값이 달라진다.
Q=it=CV
여기에서, Q는 전하량, i는 전류량, t는 충전 시간, C는 커패시턴스(capacitance), 그리고 V는 충전 전압을 나타낸다.
이해를 돕기위해 패널(12) 각 라인별 충전되어지는 파형이 도 1에 도시되어 있는데, 딜레이가 적은 데이터 파형이 패널(12)의 상측에 있는 데이터 라인에 충전되는 데이터 파형이고, 딜레이가 심한 데이터 파형이 패널(12)의 하측에 있는 데이터 라인에 충전되는 데이터 파형이다.
한편, 도 2에 도시되어 있듯이, 게이트 구동 회로(11)는 타이밍 컨트롤러(도시되지 않음)로부터 게이트 온 펄스를 구동하기 위한 게이트 온 이네이블(OE:gate On Enable) 신호를 받아서 이 게이트 온 이네이블(OE) 신호가 이네이블될 때 게이트 온 전압을 패널(12)로 인가한다.
이로인해, 싱글 뱅크(single bank) 구동 방식을 적용하고 있는 패널(12)에서는 패널(12)의 상측과 하측의 대비비(contrast ratio)의 차가 발생하고, 플리커(flicker) 차를 발생하여 제품의 질을 저하시키는 문제가 있다.
따라서, 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 패널의 상하측 대비비 차를 최소화함으로서 패널의 균일성을 향상시키고, 더 나아가서는 패널을 고품질화시키며, 또한 상하측 플리커 유의차도 줄이는 박막트랜지스터 액정표시장치를 제공하는 데 있다.
도 1은 종래 박막트랜지스터 액정표시장치에서 데이터 전압과 충전 비의 관계를 나타낸 파형도이고,
도 2는 종래 박막 트랜지스터 액정표시장치에서 게이트 온 펄스를 인가하는 방식을 도시한 도면이고,
도 3은 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 블록도이고,
도 4는 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 타이밍 컨트롤러로부터 출력되는 게이트 온 이네이블 신호의 타이밍도이고,
도 5는 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 액정 패널에 인가되는 데이터의 파형을 도시한 도면이다.
상기한 목적을 달성하기 위한 수단으로서 이 발명은 타이밍 컨트롤러로부터 게이트 구동부로 출력되는 게이트 온 이네이블 신호의 폭을 가변시켜 출력하여 액정 패널의 각 픽셀에 충전되는 전하량을 동일하게 하는 것을 특징으로 한다.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
도 3은 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 블록도이다.
도 3에 도시되어 있듯이, 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치는 다수의 박막 트랜지스터와 액정을 통하여 화면을 표시하는 액정 패널(100)과, 액정 패널(100)의 주사선을 구동하는 게이트 구동부(110)와, 액정 패널(100)의 데이터 신호선을 구동하는 소스 구동부(120)와, 외부 장치로부터 액정 패널(100) 상의 화면 표시에 필요한 입력 신호를 받아서 게이트 구동부(110)와, 소스 구동부(120)의 타이밍을 처리하는 타이밍 컨트롤러(130)를 포함한다.
여기에서, 게이트 구동부(110)는 타이밍 컨트롤러(130)로부터 입력되는 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)에 따라서 게이트 온 전압을 액정 패널(100)로 인가한다.
액정 패널(100)의 각 픽셀에 충전되는 데이터 전하량은 게이트 온 전압이 인가되면 방전되기 때문에 결국 타이밍 컨트롤러(130)로부터 출력되는 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)에 의해 픽셀에 충전되는 데이터 전하량이 결정된다.
한편, 타이밍 컨트롤러(130)는 게이트 구동부(110)로 4개의 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)를 출력하고, 게이트 구동부(110)는 이러한 4개의 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)를 입력받아서 4개의 다른 구동 블록(111, 113, 115, 117)에서 각각 해당 게이트 온 전압을 액정 패널(100)로 인가한다.
첨부한 도 4는 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 타이밍 컨트롤러(130)로부터 출력되는 게이트 온 이네이블 신호의 타이밍도이다.
도 4에 도시되어 있듯이, 타이밍 컨트롤러(130)는 게이트 온 전압을 인가하는 기준이 되는 신호인 게이트 클럭(CPV)과 4개의 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)를 게이트 구동부(110)로 출력한다.
이 때, 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)는 제1게이트 온 이네이블 신호(OE)의 하이 신호 구간이 가장 크고, 제2게이트 온 이네이블 신호(OE1)가 다음으로 크고, 제3게이트 온 이네이블 신호(OE2)가 그 다음으로 크고, 그리고 제4게이트 온 이네이블 신호(OE3)의 하이 신호 구간이 가장 작다.
게이트 구동부(110)의 제1블록(111)은 타이밍 컨트롤러(130)로부터 제1게이트 온 이네이블 신호(OE)를 입력받아서 액정 패널(100)의 해당 주사선을 구동하고, 제2블록(113)은 제2게이트 온 이네이블 신호(OE1)를 입력받아서 해당 주사선을 구동하고, 제3블록(115)은 제3게이트 온 이네이블 신호(OE2)를 입력받아서 해당 주사선을 구동하고, 그리고 제4블록(117)은 제4게이트 온 이네이블 신호(OE3)를 입력받아서 해당 주사선을 구동한다.
결국, 제1블록(111)에 의해 구동되는 주사선은 제1게이트 온 이네이블 신호(OE)의 하이 신호 구간이 넓고 미리 발생하기 때문에 그만큼 해당 주사선의 픽셀에 충전되는 전하량이 적고, 제2블록(113)에 의해 구동되는 제2게이트 온 이네이블 신호(OE1)의 하이 신호 구간은 제1게이트 온 이네이블 신호(OE)보다 좁기 때문에 그만큼 해당 주사선의 픽셀에 충전되는 전하량이 많다.
마찬가지로, 제3블록(115)에 의해 구동되는 제3게이트 온 이네이블 신호(OE2)의 하이 신호 구간은 제2게이트 온 이네이블 신호(OE2)보다 좁기 때문에 해당 주사선의 픽셀에 충전되는 전하량은 더욱 많고, 마지막으로 제4블록(117)에 의해 구동되는 제4게이트 온 이네이블 신호(OE3)의 하이 신호 구간은 가장 좁고 가장 늦게 발생되기 때문에 해당 주사선의 픽셀에 충전되는 전하량이 가장 많게 된다.
첨부한 도 5는 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 액정 패널에 인가되는 데이터의 파형을 도시한 도면이다.
도 5에 도시되어 있듯이, 종래 액정 패널에 인가되는 데이터 파형은 그 폭이 일정하지만 데이터 파형이 소스 구동부(120)로부터 제1블록, 제2블록, 제3블록, 그리고 제4블록의 순서대로 떨어져 있을 때, 제1블록으로부터 제4블록으로 갈수록 데이터 파형에 왜곡이 발생하여 각 블록의 픽셀에 충전되는 전하량 또한 제1블록으로부터 제4블록으로 갈수록 감소하게 된다.
그러나, 이 발명의 실시예에서는 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)의 폭을 변경하여 인가함으로서 제1블록으로부터 제4블록으로 갈수록 해당 픽셀에 인가되는 데이터 파형 또한 그 폭이 넓어지기 때문에 왜곡으로 인한 충전 감소를 데이터 폭을 증가시켜 상쇄시키기 때문에 각 블록의 픽셀에 충전되는 전하량이 거의 동일해진다.
따라서, 액정 패널(100)의 데이터 배선이 갖는 저항 및 기생 용량 성분의 증가 때문에 펄스 딜레이가 심해져서 액정 패널의 주사선이 소스 구동부(120)로부터 멀어질수록 충전되는 전하량이 감소되는 것을 타이밍 컨트롤러(130)로부터 출력되는 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)를 조정하여 게이트 구동부(110)를 구동함으로서 액정 패널(100)의 각 주사선의 픽셀에 충전되는 전하량을 어느정도 동일하게 유지할 수가 있다.
이상에서와 같이 이 발명의 실시예에서, 액정 패널의 각 픽셀에 충전되는 전하량을 동일하게 하여 상하측 대비비 차를 최소화함으로서 패널의 균일성을 향상시키고, 더 나아가서는 패널을 고품질화시키며, 또한 상하측 플리커 유의차도 줄이는 박막트랜지스터 액정표시장치를 제공할 수 있다.
비록, 이 발명이 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 특허청구범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.

Claims (2)

  1. 외부로부터 비디오 신호 및 제어 신호를 입력받아서 다수개의 게이트 온 이네이블 신호를 출력하는 타이밍 컨트롤러와,
    상기 타이밍 컨트롤러로부터 출력되는 게이트 온 이네이블 신호에 따라 게이트 온 전압을 출력하는 게이트 구동부와,
    상기 게이트 구동부로부터 출력되는 게이트 온 전압에 의해 주사선이 구동되는 액정 패널과,
    상기 액정 패널의 데이터 신호선을 구동하는 게이트 구동부를 포함하며,
    상기 게이트 구동부는 상기 게이트 온 이네이블 신호의 개수에 해당하는 블록으로 이루어지며, 상기 게이트 온 이네이블 신호의 폭은 상기 블록의 위치에 따라 다른 것을 특징으로 하는 박막트랜지스터 액정표시장치.
  2. 제1항에 있어서,
    상기한 게이트 구동부의 블록은 소스 구동부로부터 제1블록, 제2블록, 제3블록, 그리고 제4블록으로 이루어지고, 상기 제1블록으로 입력되는 게이트 온 이네이블 신호의 폭이 가장 크고, 상기 제2블록으로 입력되는 게이트 온 이네이블 신호의 폭은 상기 제1블록으로 입력되는 게이트 온 이네이블 신호의 폭보다 작고, 상기 제3블록으로 입력되는 게이트 온 이네이블 신호의 폭은 상기 제2블록으로 입력되는 게이트 온 이네이블 신호의 폭보다 작고, 상기 제4블록으로 입력되는 게이트 온 이네이블 신호의 폭은 상기 제3블록으로 입력되는 게이트 온 이네이블 신호의 폭보다 작은 것을 특징으로 하는 박막트랜지스터 액정표시장치.
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