KR19990060919A - Metal wiring formation method of semiconductor device - Google Patents
Metal wiring formation method of semiconductor device Download PDFInfo
- Publication number
- KR19990060919A KR19990060919A KR1019970081165A KR19970081165A KR19990060919A KR 19990060919 A KR19990060919 A KR 19990060919A KR 1019970081165 A KR1019970081165 A KR 1019970081165A KR 19970081165 A KR19970081165 A KR 19970081165A KR 19990060919 A KR19990060919 A KR 19990060919A
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- forming
- metal wiring
- semiconductor device
- plug
- Prior art date
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 콘택홀 내에 금속 플러그(metal plug)를 형성한 후에 층간 절연막을 일정 깊이 식각 하여 금속 플러그를 돌출 시키고, 돌출된 금속 플러그를 포함한 전체 구조상에 금속층을 증착한 다음 금속 마스크를 사용하여 금속 배선을 형성시키므로, 금속 배선과 금속 플러그의 콘택 마진이 증가되어 안정적으로 금속 배선을 형성시킬 수 있어, 소자의 신뢰성을 증대시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring in a semiconductor device, and after forming a metal plug in a contact hole, the interlayer insulating layer is etched to a predetermined depth to protrude the metal plug, and the metal layer on the entire structure including the protruding metal plug. Since the metal wiring is formed using the metal mask after deposition, the contact margin between the metal wiring and the metal plug is increased, thereby stably forming the metal wiring, thereby forming the metal wiring of the semiconductor device which can increase the reliability of the device. It is about a method.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 콘택홀 내에 형성되는 금속 플러그(metal plug)와 금속 플러그에 콘택 되는 금속 배선의 공정 마진을 확보하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device. In particular, a semiconductor device capable of improving process reliability of a metal plug formed in a contact hole and a metal wiring contacted to the metal plug can be improved. It relates to a metal wiring forming method.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 콘택홀의 종횡비(aspect ratio)는 커지게 되어 콘택홀을 통한 콘택 공정이 어려워지고 있다. 따라서, 콘택홀에서의 콘택 저항을 낮추기 위해 콘택홀 내에 미리 텅스텐과 같은 스텝 커버리지(step coverage) 특성이 우수한 금속을 이용하여 금속 플러그를 형성하고, 이 금속 플러그와 연결되도록 금속 배선을 형성하고 있다.In general, as semiconductor devices become highly integrated, aspect ratios of contact holes become large, making contact processes through contact holes difficult. Therefore, in order to lower the contact resistance in the contact hole, a metal plug is formed using a metal having excellent step coverage characteristics such as tungsten in the contact hole in advance, and a metal wiring is formed to be connected to the metal plug.
도 1은 종래 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a metal wiring formation method of a conventional semiconductor device.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 반도체 기판(1)상에 층간 절연막(3)이 형성되고, 층간 절연막(3)의 선택된 부분을 식각 하여 반도체 기판(1)에 형성된 접합부(2)가 노출되는 콘택홀(4)이 형성된다. 콘택홀(4) 내에 텅스텐과 같은 스텝 커버리지 특성이 우수한 금속으로 금속 플러그(5)를 형성한 후, 금속 플러그(5)를 포함한 전체 구조상에 금속층을 증착한 다음 금속 마스크를 사용한 금속층 식각 공정으로 금속 배선(6)을 형성시킨다.Referring to FIG. 1, an interlayer insulating film 3 is formed on a semiconductor substrate 1 having a structure in which various elements for forming a semiconductor device are formed, and selected portions of the interlayer insulating film 3 are etched to form a semiconductor substrate 1. The contact hole 4 which exposes the junction part 2 formed in this is formed. After the metal plug 5 is formed of a metal having excellent step coverage properties such as tungsten in the contact hole 4, a metal layer is deposited on the entire structure including the metal plug 5, and then the metal layer is etched using a metal mask. The wiring 6 is formed.
반도체 소자가 고집적화 될 수록 금속 배선(6)의 폭과 간격도 함께 축소된다. 금속 배선(6)의 최소 간격은 콘택이 있는 부분에 의해 결정되는데, 도 1에 도시된 바와 같이, 금속 콘택부(10)에서 금속 배선 공정과 콘택홀 형성 공정의 공정상의 오배열(misalign)이 발생될 경우 금속 배선(6)은 금속 플러그(5)와 충분히 중첩(overlap)시킬 수 없어 금속 콘택 저항의 증가를 초래하게 된다. 따라서, 금속 플러그(5)가 있는 콘택 부분에서 금속 배선(6)의 선폭을 넓게 하고 있으며, 이로 인하여 소자의 고집적화를 실현하는데 어려움이 있다.As the semiconductor device becomes more integrated, the width and spacing of the metal wiring 6 are also reduced. The minimum spacing of the metal wiring 6 is determined by the contacted portion. As shown in FIG. 1, the misalignment of the metal wiring process and the process of forming the contact hole in the metal contact portion 10 is performed. When generated, the metal wire 6 cannot overlap with the metal plug 5 sufficiently, resulting in an increase in the metal contact resistance. Therefore, the line width of the metal wiring 6 is widened at the contact portion where the metal plug 5 is located, which makes it difficult to realize high integration of the device.
따라서, 본 발명은 콘택홀 내에 형성되는 금속 플러그와 금속 플러그에 콘택 되는 금속 배선의 공정 마진을 확보하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of improving the reliability of the device by securing a process margin of the metal plug formed in the contact hole and the metal wiring contacted to the metal plug.
이러한 목적을 달성하기 위한 본 발명의 금속 배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막에 콘택홀을 형성하는 단계; 상기 콘택홀 내에 금속 플러그를 형성하는 단계; 상기 층간 절연막을 일부 식각 하여 상기 금속 플러그가 돌출 되도록 하는 단계; 및 상기 돌출된 금속 플러그에 접촉되는 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method for forming a metal wiring, the method including: forming an interlayer insulating film on a substrate having a structure in which various elements for forming a semiconductor device are formed, and forming a contact hole in the interlayer insulating film; Forming a metal plug in the contact hole; Etching the interlayer insulating film to partially protrude the metal plug; And forming a metal wire in contact with the protruding metal plug.
도 1은 종래 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a device for explaining a metal wiring formation method of a conventional semiconductor device.
도 2(a) 내지 도 2(c)는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.2 (a) to 2 (c) are cross-sectional views of a device for explaining a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 및 11: 반도체 기판 2 및 12: 접합부1 and 11: semiconductor substrates 2 and 12 junctions
3 및 13: 층간 절연막 4 및 14: 콘택홀3 and 13: interlayer insulating film 4 and 14: contact hole
5 및 15: 금속 플러그 6 및 16: 금속 배선5 and 15: metal plugs 6 and 16: metal wiring
10 및 100: 금속 콘택부10 and 100: metal contacts
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2(a) 내지 도 2(c)는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.2 (a) to 2 (c) are cross-sectional views of a device for explaining a method of forming metal wirings of a semiconductor device according to an embodiment of the present invention.
도 2(a)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 반도체 기판(11)상에 층간 절연막(13)이 형성되고, 콘택홀 마스크를 이용한 식각 공정으로 층간 절연막(13)의 선택된 부분을 식각 하여 반도체 기판(11)에 형성된 접합부(12)가 노출되는 콘택홀(14)이 형성된다. 콘택홀(14) 내에 텅스텐과 같은 스텝 커버리지 특성이 우수한 금속으로 금속 플러그(15)를 형성한다.Referring to FIG. 2A, an interlayer insulating layer 13 is formed on a semiconductor substrate 11 having a structure in which various elements for forming a semiconductor element are formed, and the interlayer insulating layer 13 is formed by an etching process using a contact hole mask. The contact hole 14 through which the junction 12 formed in the semiconductor substrate 11 is exposed by etching the selected portion of is formed. The metal plug 15 is formed of the metal having excellent step coverage characteristics such as tungsten in the contact hole 14.
도 2(b)를 참조하면, 층간 절연막(13)을 전면 식각(blanket etch) 공정으로 일정 깊이 식각 하여 금속 플러그(15)가 돌출 되게 한다.Referring to FIG. 2B, the interlayer insulating layer 13 is etched to a predetermined depth by a blanket etch process to protrude the metal plug 15.
도 2(c)를 참조하면, 돌출된 금속 플러그(15)를 포함한 전체 구조상에 금속층을 증착한 다음 금속 마스크를 사용한 금속층 식각 공정으로 금속 배선(16)을 형성시킨다.Referring to FIG. 2 (c), a metal layer is deposited on the entire structure including the protruding metal plug 15, and then the metal wiring 16 is formed by a metal layer etching process using a metal mask.
반도체 소자가 고집적화 될 수록 금속 배선(16)의 폭과 간격도 함께 축소되는데, 도 2(c)에 도시된 바와 같이, 금속 콘택부(100)에서 금속 배선 공정과 콘택홀 형성 공정의 공정상의 오배열(misalign)이 발생될 경우 금속 배선(16)은 금속 플러그(15)의 돌출된 부분에 의해 충분히 중첩(overlap)시킬 수 있어, 종래와 같이 금속 콘택부(100)에서 금속 배선의 폭을 넓게 하지 않아도 된다. 따라서, 그만큼 공정 마진을 확보할 수 있다.As the semiconductor device becomes more integrated, the width and the spacing of the metal wiring 16 are also reduced. As shown in FIG. 2C, in the process of the metal wiring process and the contact hole forming process in the metal contact part 100, the misalignment process is performed. When misalignment occurs, the metal wires 16 can be sufficiently overlapped by the protruding portions of the metal plugs 15, thereby widening the width of the metal wires in the metal contact portion 100 as in the prior art. You do not have to do. Therefore, process margin can be secured by that much.
상술한 바와 같이, 본 발명은 콘택홀 내에 형성시키는 금속 플러그를 돌출 되게 하여 금속 콘택 부분에서 금속 플러그와 금속 배선을 충분히 중첩시킬 수 있으므로, 금속 배선과 금속 플러그의 콘택 마진이 증가되어 안정적으로 금속 배선을 형성시킬 수 있어, 소자의 신뢰성을 증대시킬 수 있음은 물론 소자의 고집적화를 실현할 수 있다.As described above, the present invention can protrude the metal plug formed in the contact hole so that the metal plug and the metal wiring can be sufficiently overlapped in the metal contact portion, so that the contact margin of the metal wiring and the metal plug is increased, thereby stably metal wiring. Can be formed, and the reliability of the device can be increased and the integration of the device can be realized.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081165A KR19990060919A (en) | 1997-12-31 | 1997-12-31 | Metal wiring formation method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081165A KR19990060919A (en) | 1997-12-31 | 1997-12-31 | Metal wiring formation method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990060919A true KR19990060919A (en) | 1999-07-26 |
Family
ID=66181505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081165A KR19990060919A (en) | 1997-12-31 | 1997-12-31 | Metal wiring formation method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990060919A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053969A (en) * | 2001-12-24 | 2003-07-02 | 동부전자 주식회사 | Method of making metal wiring in semiconductor device |
| KR100406582B1 (en) * | 2001-12-21 | 2003-11-20 | 주식회사 하이닉스반도체 | method for forming conductive plug |
| US6806574B2 (en) | 2001-06-07 | 2004-10-19 | Samsung Electronics Co., Ltd. | Semiconductor device having multilevel interconnections and method of manufacturing the same |
| KR100568871B1 (en) * | 2004-11-23 | 2006-04-10 | 삼성전자주식회사 | Fabricating method of sram |
| KR100576458B1 (en) * | 2000-12-28 | 2006-05-08 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
-
1997
- 1997-12-31 KR KR1019970081165A patent/KR19990060919A/en not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576458B1 (en) * | 2000-12-28 | 2006-05-08 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| US6806574B2 (en) | 2001-06-07 | 2004-10-19 | Samsung Electronics Co., Ltd. | Semiconductor device having multilevel interconnections and method of manufacturing the same |
| US7074712B2 (en) | 2001-06-07 | 2006-07-11 | Samsung Electronics Co., Ltd. | Semiconductor device having multilevel interconnections and method of manufacturing the same |
| KR100406582B1 (en) * | 2001-12-21 | 2003-11-20 | 주식회사 하이닉스반도체 | method for forming conductive plug |
| KR20030053969A (en) * | 2001-12-24 | 2003-07-02 | 동부전자 주식회사 | Method of making metal wiring in semiconductor device |
| KR100568871B1 (en) * | 2004-11-23 | 2006-04-10 | 삼성전자주식회사 | Fabricating method of sram |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950011555B1 (en) | Contact structure and manufacturing method thereof | |
| KR950012918B1 (en) | Contact filling method using secondary deposition of selective tungsten thin film | |
| US6064119A (en) | Wiring structure and formation method thereof for semiconductor device | |
| KR100338850B1 (en) | Embedded wiring structure and method for forming the same | |
| KR19990060919A (en) | Metal wiring formation method of semiconductor device | |
| US5451819A (en) | Semiconductor device having conductive plug projecting from contact hole and connected at side surface thereof to wiring layer | |
| KR0143037B1 (en) | Method of forming metal connection | |
| KR100230032B1 (en) | Multilayer connector | |
| KR100257156B1 (en) | Method of forming contact plug in semiconductor device | |
| KR100278274B1 (en) | A method for forming stack contact in semiconductor device | |
| KR19980056165A (en) | Metal wiring formation method of semiconductor device | |
| KR100240589B1 (en) | Etching method of semiconductor | |
| KR0124631B1 (en) | Method of semiconductor device wiring | |
| KR100286347B1 (en) | Manufacturing method for metal line in semiconductor device | |
| KR0137980B1 (en) | Fabrication method of tungsten plug | |
| KR100248805B1 (en) | A method for forming metal wire in semiconductor device | |
| KR19980031103A (en) | Manufacturing method of semiconductor device | |
| KR20000027375A (en) | Method for forming metal line using double damascene processes | |
| KR100456421B1 (en) | Method of manufacturing a semiconductor device | |
| KR100447982B1 (en) | Method for forming metal interconnection of semiconductor device using buffer layer | |
| KR100318269B1 (en) | Method of forming gate for semiconductor device | |
| KR19990011236A (en) | Method for forming multilayer wiring of semiconductor device | |
| JPH04115535A (en) | Semiconductor device and its manufacture | |
| KR20030054174A (en) | method for forming a conductive plug | |
| KR19990004914A (en) | Method for forming conductive film in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |