KR19990057273A

KR19990057273A - Metal wiring formation method of semiconductor device

Info

Publication number: KR19990057273A
Application number: KR1019970077322A
Authority: KR
Inventors: 송택근
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 1999-07-15

Abstract

본 발명은 금속층 패턴을 형성한 후 절연 및 평탄을 위한 층을 형성했을 때 침투되는 수분등에 의해 발생되는 금속층 패턴의 부식에 의해 절연성이나 신뢰성 저하를 방지하기 위해 금속층 패턴 스페이서를 형성하여 수분이나 미립자등의 침투를 방지함으로서 금속층 패턴의 신뢰성을 향상시키도록 한 반도체장치의 금속배선 형성방법에 관한 것으로, 반도체기판 위에 금속층 패턴을 한후 그위에 제1산화막을 형성하는 단계와, 제1산화막 위에 수분이나 미립자의 침투에 강한 나이트라이드막을 증착하는 단계와, 나이트라이드막을 플라즈마 식각을 통해 금속층 패턴 스페이서를 형성하는 단계와, 금속층 패턴 스페이서 위에 완충막을 형성하고 평탄화막을 도포한 후 열공정하는 단계와, 평탄화막을 건식식각하여 평탄화시킨 후 제2산화막을 형성하는 단계를 포함하여 이루어져 금속층 패턴의 측벽을 통한 수분을 차단하고 절연성을 향상시켜 금속층 패턴의 신뢰성을 향상시킬 수 있다.The present invention forms a metal layer pattern spacer to prevent insulation or reliability deterioration due to corrosion of the metal layer pattern caused by moisture penetrating when forming a layer for insulation and flatness after forming the metal layer pattern to form moisture or fine particles. A method of forming a metal wiring in a semiconductor device to improve the reliability of a metal layer pattern by preventing penetration of the metal layer pattern, the method comprising: forming a first oxide layer on the first substrate after forming the metal layer pattern on the semiconductor substrate; Depositing a nitride film resistant to penetration of the metal layer, forming the nitride layer through plasma etching, forming a metal layer pattern spacer, forming a buffer layer on the metal layer pattern spacer, applying a planarization layer, and thermally processing the planarization layer; To planarize to form a second oxide film Including the block composed of the moisture through the side wall of the metal layer pattern and to improve the insulating property by it is possible to improve the reliability of the metal layer pattern.

Description

Metal wiring formation method of semiconductor device

본 발명은 반도체장치의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는 금속층 패턴을 형성한 후 절연 및 평탄을 위한 층을 형성했을 때 침투되는 수분등에 의해 발생되는 금속층 패턴의 부식에 의한 신뢰성 저하를 방지하기 위해 금속층 패턴 스페이서를 형성하여 수분이나 미립자등의 침투를 방지하여 금속층 패턴의 신뢰성을 향상시키도록 한 반도체장치의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, and more particularly, to reduce reliability due to corrosion of a metal layer pattern generated by moisture penetrating when a metal layer pattern is formed and then a layer for insulation and flatness is formed. The present invention relates to a method for forming metal wirings in a semiconductor device in which metal layer pattern spacers are formed to prevent moisture or fine particles from penetrating, thereby improving reliability of the metal layer pattern.

반도체 장치의 배선은 반도체 장치의 속도, 수율, 및 신뢰성에 큰 영향을 주기 때문에, 반도체 장치의 배선 형성 공정은 반도체 장치 제조 공정 중에 매우 중요한 위치를 차지하고 있다. 일반적으로, 반도체 장치는 그 집적도가 증가하고 내부 회로가 복잡해지는 추세에 부응하여 다층의 배선 구조를 가진다.Since wiring of a semiconductor device has a big influence on the speed, yield, and reliability of a semiconductor device, the wiring formation process of a semiconductor device occupies a very important position in the semiconductor device manufacturing process. In general, semiconductor devices have a multi-layered wiring structure in response to the trend of increasing their integration and increasing internal circuit complexity.

이러한 다층 배선의 형성 방법은 포토리소그래피(photolithography) 공정에서의 해상도(resolution)와 초점 심도(depth of focus)를 향상시키기 위하여 평탄화 공정을 수반한다. 특히, SOG막을 사용하는 평탄화 공정은 비용이 작게 들고 공정이 간단하다는 등의 장점을 가지고 있어 평탄화 공정에 널리 사용되고 있다.Such a method of forming a multi-layered wiring involves a planarization process in order to improve the resolution and depth of focus in a photolithography process. In particular, the planarization process using the SOG film has advantages such as low cost and simple process, and is widely used in the planarization process.

통상, SOG막은 하부층을 형성한 후 액체 상태의 SOG막을 도포한 다음 용매 및 수분 등을 제거하기 위하여 약 150 ∼ 400℃ 에서 베이크(bake)한 후 SOG 식각을 하여 평탄화한 다음 산화막을 증착하게 된다.In general, the SOG film is formed by applying an SOG film in a liquid state after forming a lower layer, and then baking at about 150 to 400 ° C. to remove solvent and water, and then flattening by SOG etching to deposit an oxide film.

도1 내지 도3은 일반적인 방법으로 금속배선을 형성하고 평탄화하는 공정을 단계적으로 나타낸 단면도이다.1 to 3 are cross-sectional views showing a step of forming and planarizing a metal wiring in a general manner.

도1은 기판(10)위에 금속층 패턴(20)이 형성된 상태를 나타낸 단면도이다. 그리고 도2는 금속층 패턴(20)간의 절연을 위한 얇은 산화막을 형성한 후 평탄화를 위해 SOG막(40)을 형성한 상태를 나타낸 단면도이다.1 is a cross-sectional view showing a state in which a metal layer pattern 20 is formed on a substrate 10. 2 is a cross-sectional view illustrating a state in which the SOG film 40 is formed for planarization after forming a thin oxide film for insulation between the metal layer patterns 20.

도3은 SOG막(40)을 식각하여 평탄화한 다음 산화막을 형성한 상태를 나타낸 단면도이다.3 is a cross-sectional view illustrating a state in which the SOG film 40 is etched and planarized to form an oxide film.

상기와 같이 금속층 패턴(20)을 형성한 후 얇은 산화막을 증착할 때 산화막은 금속층 패턴(20)의 위쪽보다는 측벽이 얇게 형성되어 이후 공정의 SOG막(40) 형성시 SOG막(40)내에 남아있는 수분이나 기타물질을 제거하기 위해 열공정을 수행하지만 완전히 제거되지 않고 남은 수분과 공기중에 노출될 때 SOG막(40)에 의해 흡수된 수분이 얇게 형성된 금속층 패턴(20)의 측벽을 통해 수분이 침투되어 부식시키게 됨으로서 금속층 패턴(20)의 신뢰성이 감소된다는 문제점이 있다.When the thin oxide film is deposited after the metal layer pattern 20 is formed as described above, the oxide film has a thinner sidewall than the top of the metal layer pattern 20, and remains in the SOG film 40 when the SOG film 40 is formed in a subsequent process. The thermal process is performed to remove the moisture or other substances present, but the moisture absorbed by the SOG film 40 when exposed to the remaining moisture and air without being completely removed is deposited through the sidewalls of the thin metal layer pattern 20. There is a problem in that the reliability of the metal layer pattern 20 is reduced by penetrating and corroding.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 금속층 패턴의 절연시 측벽에 수분이나 미립자의 침투에 강한 물질로 스페이서를 형성하여 금속층 패턴의 부식을 방지하고 금속층 패턴의 신뢰성을 향상시키도록 하는 반도체장치의 금속배선 형성방법을 제공함에 있다.The present invention has been made to solve the above problems, and an object of the present invention is to form a spacer with a material resistant to penetration of moisture or fine particles on the sidewalls when the metal layer pattern is insulated, thereby preventing corrosion of the metal layer pattern and The present invention provides a method for forming metal wiring in a semiconductor device to improve reliability.

도1 내지 도4는 일반적인 방법에 의한 반도체장치의 금속배선 형성공정을 단계적으로 나타낸 단면도이다.1 to 4 are cross-sectional views showing a step of forming a metal wiring in a semiconductor device by a general method.

도5 내지 도9는 본 발명에 의한 방법으로 형성되는 반도체장치의 금속배선 형성공정을 단계적으로 나타낸 단면도이다.5 to 9 are cross-sectional views showing the step of forming metal wirings in a semiconductor device formed by the method according to the present invention.

- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-

10 : 기판 20 : 금속층 패턴10: substrate 20: metal layer pattern

30 : 제1산화막 40 : SOG막30: first oxide film 40: SOG film

50 : 제2산화막 60 : 스페이서50: second oxide film 60: spacer

70 : 완충막70 buffer layer

상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판 위에 금속층 패턴을 한후 그위에 제1산화막을 형성하는 단계와, 제1산화막 위에 수분이나 미립자의 침투에 강한 나이트라이드막을 증착하는 단계와, 나이트라이드막을 플라즈마 식각을 통해 금속층 패턴 스페이서를 형성하는 단계와, 금속층 패턴 스페이서 위에 완충막을 형성하고 평탄화막을 도포한 후 열공정하는 단계와, 평탄화막을 건식식각하여 평탄화시킨 후 제2산화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is a step of forming a first oxide film on the metal layer pattern on the semiconductor substrate, and depositing a nitride film resistant to the penetration of moisture or fine particles on the first oxide film, and nitride Forming a metal layer pattern spacer through plasma etching, forming a buffer layer on the metal layer pattern spacer, applying a planarization layer, and then thermally processing the film, and forming a second oxide layer by dry etching the planarization layer to form a second oxide layer. Characterized in that made.

상기와 같은 방법에 의한 본 발명은 금속층 패턴의 측벽에 수분이나 미립자의 침투에 강한 물질로 스페이서를 형성시킴으로서 이후 공정에서 평탄화를 위한 SOG막형성시 SOG막에 남아있는 수분의 침투를 막아주기 때문에 금속층 패턴의 부식을 방지하고 절연효과를 증대시켜 주기 때문에 금속층 패턴의 신뢰성이 향상된다.The present invention by the above method forms a spacer with a material resistant to the penetration of moisture or fine particles on the sidewall of the metal layer pattern, thereby preventing the penetration of moisture remaining in the SOG film during formation of the SOG film for planarization in a subsequent process. The metal layer pattern is improved in reliability because it prevents corrosion of the pattern and increases insulation effect.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.

도4 내지 도9는 본 발명에 의한 실시예로서 반도체장치의 금속배선 형성을 위한 공정을 단계적으로 나타낸 단면도이다.4 to 9 are cross-sectional views showing steps in forming a metal wiring of a semiconductor device according to an embodiment of the present invention.

도4는 반도체기판(10)위에 금속층 패턴(20)을 형성한후 그위에 제1산화막(30)을 형성시킨 상태를 나타낸 단면도이다.4 is a cross-sectional view illustrating a state in which a metal oxide layer pattern 20 is formed on a semiconductor substrate 10 and then a first oxide film 30 is formed thereon.

도5는 도4의 제1산화막(30) 위에 수분이나 미립자의 침투에 강한 나이트라이트계통의 물질인 나이트라이드막(55)을 플라즈마 증착법에 의해 증착한 상태를 나타낸 단면도이다.FIG. 5 is a cross-sectional view showing a state in which a nitride film 55, which is a nitrite-based material resistant to penetration of moisture or fine particles, is deposited on the first oxide film 30 of FIG.

도6은 도5에서 형성된 나이트라이드막(55)을 플라즈마 식각을 통해 금속층 패턴(20) 스페이서(60)를 형성한 상태를 나타낸 단면도이다.FIG. 6 is a cross-sectional view illustrating a metal layer pattern 20 spacer 60 formed by plasma etching the nitride film 55 formed in FIG. 5.

도7은 도6에서 형성된 금속층 패턴(20) 스페이서(60)와 이후의 평탄화 공정을 위한 SOG막(40)과의 스트레스를 줄이기 위한 완충막(70)을 형성시킨 상태를 나타낸 단면도이다.FIG. 7 is a cross-sectional view illustrating a state in which a buffer layer 70 is formed to reduce stress between the metal layer pattern 20 spacer 60 formed in FIG. 6 and the SOG layer 40 for the subsequent planarization process.

도8은 도7의 완충막(70)위에 SOG막(40)을 도포하고 열공정을 행한 상태를 나탄낸 단면도이다.FIG. 8 is a cross-sectional view showing the state where the SOG film 40 is applied on the buffer film 70 of FIG.

도9는 도8에서 형성된 SOG막(40)을 식각하여 평탄화시킨후 제2산화막(50)을 형성한 상태를 나타낸 단면도이다.FIG. 9 is a cross-sectional view illustrating a state in which the second oxide film 50 is formed after etching and planarizing the SOG film 40 formed in FIG. 8.

이상과 같이 금속층 패턴(20)을 제1산화막(30)으로 절연시키고 금속층 패턴(20)의 측벽에 스페이서(60)를 형성시킴으로서 측벽을 통해 침투되는 수분 및 이물질등의 침투를 방지하고 스페이서(60)와 SOG막(40)과의 스트레스를 줄이기 위해 완충막(70)을 형성하여 절연시키게 된다.As described above, the metal layer pattern 20 is insulated from the first oxide film 30, and the spacer 60 is formed on the sidewall of the metal layer pattern 20 to prevent penetration of moisture and foreign matters penetrated through the sidewall and the spacer 60. ) And the buffer film 70 to reduce the stress between the SOG film 40 and the SOG film 40.

상기한 바와 같이 본 발명은 금속층 패턴의 측벽에 수분 및 미립자의 침투를 방지할 수 있는 스페이서를 형성함으로서 측벽을 통한 수분이나 미립자의 침투를 방지하여 금속층 패턴의 부식을 방지할 뿐만아니라 절연효과를 상승시켜 금속층 패턴의 신뢰성을 향상시킬 수 있다는 이점이 있다.As described above, the present invention forms a spacer on the sidewall of the metal layer pattern to prevent the penetration of moisture and fine particles, thereby preventing the penetration of moisture or fine particles through the sidewall, thereby preventing corrosion of the metal layer pattern and increasing the insulation effect. This is advantageous in that the reliability of the metal layer pattern can be improved.

Claims

Forming a metal layer pattern on the semiconductor substrate and forming a first oxide film thereon;

Depositing a nitride film resistant to penetration of moisture or fine particles on the first oxide film;

Forming a metal layer pattern spacer on the nitride film through plasma etching;

Forming a buffer film on the metal layer pattern spacer, applying a planarization film, and then performing thermal processing;

Dry etching the planarization layer to form a second oxide layer

Metal wiring forming method of a semiconductor device comprising a.

The method of claim 1, wherein the planarization film

A method for forming metal wiring in a semiconductor device, characterized in that the SOG film.

The method of claim 1, wherein the nitride film

A metal wiring forming method for a semiconductor device, characterized in that deposited by the plasma deposition method.

The method of claim 1, wherein the buffer membrane

A method for forming metal wiring in a semiconductor device, characterized in that the oxide film.