KR19990054911A - 반도체 장치의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로서, 특히, 반도체 소자를 구비한 반도체 기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀에 도전층으로 이루어진 하부전극을 형성하며, 하부전극 상부면에 얇은 질화막을 형성하며, 질화막 전면에 유전막을 형성하며, 유전막 전면에 질소 가스 분위기에서 열공정을 실시하며, 유전막 상부면에 도전층으로 이루어진 상부전극을 형성하도록 한다. 본 발명에 따르면 유전막의 누설 전류가 최소화되어 커패시터의 신뢰성을 향상시킬 수 있다.

Description

반도체 장치의 커패시터 제조 방법

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로서, 특히 고집적 반도체 장치에 사용되는 커패시터 유전막의 특성을 개선하고자 하는 반도체 장치의 커패시터 제조 방법에 관한 것이다.

현재 반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소되고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.

한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지(storage)용 하부 전극, 유전막 및 플레이트(plate)용 상부전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가시키거나, 셋째 유전율이 높은 물질을 사용하여 유전막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.

반도체 장치의 커패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전막이 되지만 유전막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하된다. 또한, 커패시터의 유효 면적을 증가시키기 위하여 3차원 구조를 이용해서 하부전극의 단면적을 증가시킬 경우에는 반도체 장치의 고집적화에 따른 복잡한 구조로 인해 제조 공정이 어려워지고 있다. 이러한 이유에 의해서 메모리 셀에 이용되는 커패시터는 좁은 면적에서도 고정전용량의 확보가 충분히 이루어질 수 있는 높은 유전율을 가지는 물질을 커패시터의 유전막으로 이용하는 방법을 주로 사용하고 있다. 높은 유전율을 가지는 유전체로는 TiO₂, Ta₂O₅등이 있으며, 이들 중에서 Ta₂O₅는 화학기상증착법으로 증착하지만 Ta(OC₂H₅)₅와 O₂를 소스 가스로 사용하기 때문에 후속 공정 중에 탄소나 수분 등의 불순물이 섞여 있어 이것들이 누설 통로(leakage pass)의 역할을 한다. 또한, 증착한 Ta₂O₅는비정질 상태이기 때문에 막질이 불량하여 누설 전류가 컸다. 이를 위해서 Ta₂O₅증착 후에는 고온의 열산화공정을 실시하고 있지만 하부전극과 상부전극이 폴리실리콘으로 이루어졌을 때 전극들 사이에 내재되는 Ta₂O₅가 폴리실리콘과 반응하게 된다. 이로 인해 유전막의 누설 전류가 증가되어 커패시터의 유전막으로서의 기능이 저하되는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 고유전율을 가지는 유전막의 경우 유전막의 형성 전과 후에 열공정을 실시하여 유전막에 발생되는 누설 전류의 크기를 최소화시킬 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는데 있다.

도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 제조 공정을 순서적으로 나타낸 수직 단면도들.

*도면의 주요 부분에 대한 부호 설명*

10: 실리콘 기판

18: 층간 절연막

22: 하부전극

24a: 질화막

24b: 유전막

24c: 질화처리된 유전막

26: 상부전극

이러한 목적을 달성하기 위하여 본 발명의 커패시터 제조 방법은 반도체 기판의 활성영역과 접촉하는 하부 전극과 상부 전극 및 상기 전극들에 내재된 유전막으로 이루어진 커패시터의 제조 공정에 있어서, 반도체 소자를 구비한 반도체 기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀에 도전층으로 이루어진 하부전극을 형성하는 단계; 상기 하부전극 상부면에 얇은 질화막을 형성하는 단계; 상기 질화막 전면에 유전막을 형성하는 단계; 상기 유전막 전면에 질소 가스 분위기에서 열공정을 실시하는 단계; 및 상기 유전막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 방법에 있어서, 상기 질화막은 NH₃가스 분위기에서 900℃∼1000℃ 조건으로 50∼70초간 실시되는 급속 열공정을 이용해서 형성하며, 상기 유전막은 TiO₂내지 Ta₂O₅중에서 선택적으로 한 물질을 저온 화학기상증착법으로 형성하는 것이 바람직하며, 상기 열공정은 N₂O 내지 NH₃+O₂가스 분위기 중 선택한 분위기에서 750℃∼900℃ 조건으로 50∼70초간 급속 열공정을 실시하는 것 더욱 바람직하다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 제조 공정을 순서적으로 나타낸 수직 단면도들이다.

우선, 도 1에 나타난 바와 같이 실리콘 기판(10)의 활성 영역 상부면에 도전층으로 이루어진 게이트 전극(12)과, 상기 게이트 전극(12) 측벽에 전기적 절연 및 후술할 소스/드레인(16)의 영역 확보를 위한 스페이서(14)와, 상기 스페이서(14) 에지 하부의 활성 영역 근방에 활성 영역과 다른 불순물이 주입된 소스/드레인(16)을 순차적으로 형성한 후에 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 CMP(chemical Mechanical Polishing) 공정을 실시하여 층간 절연막(18)을 형성한다.

이어서 도 2에 나타낸 바와 같이 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 상기 층간 절연막(18)을 선택 식각하여 콘택홀(20)을 형성한다.

이어서 도 3에 나타난 바와 같이 콘택홀(20)이 형성된 층간 절연막(18) 전면에 도전층으로서 폴리실리콘을 증착하여 하부전극(22)을 형성한다.

그 다음 도 4에 나타난 바와 같이 하부전극(22) 전면에 NH₃가스 분위기에서 900℃∼1000℃ 조건으로 50∼70초간 급속 열공정(rapid thermal process)을 이용해서 질화막(24a)을 얇게 형성하도록 한다. 상기 공정은 이후 증착할 Ta₂O₅막으로부터 기판으로의 누설 전류를 방지하기 위해 실시하는 것이다.

도 5에 나타난 바와 같이 Ta₂O₅를 저온 화학기상증착법(low pressure chemical vapor deposition)으로 증착하여 질화막(24a) 위에 유전막(24b)을 형성한다. 여기서 유전막(24b)의 두께는 필요한 정전용량에 따라 결정하며 약 160Å으로 하는 것이 바람직하다.

이어서 도 6에 나타난 바와 같이 결과물을 N₂O 또는 NH₃+O₂가스 분위기에서 750℃∼900℃ 조건으로 50∼70초간 급속 열공정을 실시하여 상기 유전막(24b)의 표면(24c)을 질화처리한다. 상기 공정은 유전막(24b)으로부터 이후 형성할 상부전극으로의 누설 전류를 방지하기 위해 실시하는 것이다.

그 다음 도 7에 나타난 바와 같이 질화처리된 유전막(24c) 표면에 도전층으로서 폴리실리콘을 증착하여 상부전극(26)을 형성한다.

상기와 같이 본 발명의 커패시터 제조 공정은 폴리실리콘으로 이루어진 하부전극과 고유전율을 가지는 Ta₂O₅로 이루어진 유전막(24b) 및 폴리실리콘으로 이루어진 상부전극(26)을 형성함에 있어서, 유전막(24b)의 형성 전에 하부전극(22) 위에 질화막(24a)을 형성하며, 그 위에 유전막(24b)을 형성하고, 상기 유전막(24b)의 표면을 N₂O 내지 NH₃+O₂가스 분위기에서 질화처리한 후에 상부전극(26)을 형성한다.

그러므로, 본 발명의 커패시터는 유전막의 표면이 질화처리되어 있기 때문에 유전막의 누설 전류를 크게 감소시킬 수 있게 되었다.

이상, 실시예를 통하여 본 발명의 유전막을 Ta₂O₅로하여 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

따라서, 상기한 바와 같이 본 발명에 따른 방법을 이용하게 되면, 고유전율을 가지는 TiO₂또는 Ta₂O₅로유전막을 증착한 후에 N₂O 내지 NH₃+O₂가스 분위기에서 실시되는 급속 열공정에 의해 유전막의 표면이 질화처리된 상태이기 때문에 고유전물질로 유전막을 형성할 경우에 누설 전류를 최소화하여 커패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

1. 반도체 기판의 활성영역과 접촉하는 하부 전극과 상부 전극 및 상기 전극들에 내재된 유전막으로 이루어진 커패시터의 제조 공정에 있어서,

   반도체 소자를 구비한 반도체 기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀에 도전층으로 이루어진 하부전극을 형성하는 단계;

   상기 하부전극 상부면에 얇은 질화막을 형성하는 단계;

   상기 질화막 전면에 유전막을 형성하는 단계;

   상기 유전막 전면에 질소 가스 분위기에서 열공정을 실시하는 단계; 및

   상기 유전막 상부면에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
2. 제1항에 있어서, 상기 질화막은 NH₃가스 분위기에서 900℃∼1000℃ 조건으로 50∼70초간 실시되는 급속 열공정을 이용해서 형성함을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
3. 제1항에 있어서, 상기 유전막은 TiO₂내지 Ta₂O₅중에서 선택적으로 한 물질을 저온 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
4. 제1항에 있어서, 상기 열공정은 N₂O 내지 NH₃+O₂가스 분위기 중 선택한 분위기에서 750℃∼900℃ 조건으로 50∼70초간 급속 열공정을 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.