KR19990042154A

KR19990042154A - 불 휘발성 반도체 메모리 장치의 데이터 센싱 방법

Info

Publication number: KR19990042154A
Application number: KR1019970062876A
Authority: KR
Inventors: 이진엽
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-11-25
Filing date: 1997-11-25
Publication date: 1999-06-15

Abstract

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 불 휘발성 반도체 메모리 장치의 데이터 센싱 방법에 관한 것으로서, 데이터를 저장하기 위한 메모리 셀 어레이와; 선택된 셀의 데이터를 감지하기 위한 페이지 버퍼를 포함하되, 상기 페이지 버퍼는 전류가 챠지되는 감지 라인과; 상기 제 1 노드에 전류를 공급하는 회로와; 상기 감지 라인과 비트 라인을 전기적으로 접속 및 절연시키는 회로와; 선택된 셀의 데이터를 저장하는 래치 회로와; 상기 비트 라인 및 래치 회로를 초기화시키기 위한 초기 회로와; 상기 래치 회로의 래치된 데이터를 출력하는 데이터 전달 회로를 포함하는 반도체 메모리 장치의 데이터 센싱 방법에 있어서, 프리챠지 구간 동안에 상기 전류 공급 회로가 제 1 전압 레벨의 전류 공급 신호를 인가받아 상기 감지 라인에 제 1 전류 양을 공급하는 단계와; 감지 구간 동안에 제 2 전압 레벨의 전류 공급 신호를 인가받아 상기 제 1 전류 양보다 적은 양을 감지 라인에 공급하여 비트 라인의 전압 레벨을 높이는 것을 단계와; 상기 비트 라인의 전압 차와 감지 노드의 전압 차를 감지하여 셀의 데이터를 출력하는 단계를 포함한다.

Description

불 휘발성 반도체 메모리 장치의 데이터 센싱 방법(DATA SENSING METHOD OF NON VOLATILE SEMICONDUCTOR MEMORY DEVICE)

본 발명은 불 휘발성 반도체 메모리 장치(non volatile semiconductor memory device)에 관한 것으로서, 더 구체적으로는 불 휘발성 반도체 메모리 장치의 데이터 센싱 방법에 관한 것이다.

최근 들어 데이터를 전기적으로 쓰고 지울 수 있으면서도 리프래시(refresh) 기능이 필요 없는 반도체 메모리 소자에 대한 수요가 증가하고 있으며, 많은 데이터를 치환 및 저장할 수 있는 대용량 메모리 소자 개발을 위해 다양한 메모리 셀의 고집적화 기술 개발이 진행되고 있다. 이를 위하여 복수 개의 셀들이 비트 라인에 직렬로 연결되는 스트링(string)과 두 개의 스트링이 한 개의 콘택을 공유하는 것을 기본으로 하는 낸드 구조의 플래쉬 메모리 장치(NAND type flash memory device)가 제안 되었다.

메모리 셀의 프로그램 및 소거는 F-N 터널링(tunneling)을 이용하여 플로팅 게이트에 전자를 주입(injection)하거나 방출(emission)하면서 셀의 문턱 전압을 제어하므로서 이루어진다. 따라서 소거된 셀은 플로팅 게이트(floating gate)로부터 전자가 벌크(bulk)나 소오스(source), 드레인(drain)으로 방출되어 네거티브 전압(negative voltage 예를 들면: -3V)을 가지며, 이때 소거된 셀을 온 셀(on cell)이라고 한다. 프로그램된 셀은 플로팅 게이트(floating gate)로 전자가 주입되어 포지티브 전압(positive voltage, 예를 들면 +1V 내외의 전압)을 가지며 이때 소거된 셀의 상태를 오프 셀(off cell)이라 한다.

도 1은 페이지 버퍼의 구성을 보여주는 회로도이고, 도 2는 센싱 동작시 타이밍도이다.

도 1을 참조하면, 불 휘발성 반도체 메모리 장치는 메모리 셀 어레이(100), 페이지 버퍼(120)를 포함하며, 페이지 버퍼(120)는 비트 라인(BL)에 전류를 공급하기 위한 전류 공급 회로(140)와, 외부에서 로딩한(loading) 데이터를 저장하거나 셀의 온 오프셀 상태를 판독하는 래치 회로(170)와 셀의 데이터를 얻어내기 위한 데이터 전달 회로(180)로 구성된다. 그리고 비트 라인(BL)과 감지 노드(SO)를 전기적으로 절연 내지 접속시키기 위한 셧 오프 트랜지스터(121)를 포함하는 분리 회로(150)은 비트 라인(BL)에 고전압(high voltage)이 인가될 때, 페이지 버퍼(120)로 인가되는 것을 차단한다. 그리고 센싱 동작시 래치 회로(160)와 감지 노드(SO1)를 분리시키는 트랜지스터(124)와 상기 비트 라인 및 래치 회로(160)를 초기화시키기 위한 초기 회로(160)를 포함한다. 상기 초기 회로(160)는 드레인이 감지 노드에 접속되고, 소오스는 접지되는 디스챠지 트랜지스터(160)로 구성된다.

도 2는 센싱 동작시 타이밍도이다.

도 2를 참조하면, 프리챠지 구간 동안에 로드 트랜지스터(122)를 통해 비트 라인으로 전류가 공급되며, 이때 비트 라인은 셧 오프 트랜지스터(121)가 셧 오프(shut off) 될 때까지 프리챠지된다. 상기 트랜지스터(121)가 셧오프되고 나면, 감지 노드(S01)는 상기 로드 트랜지스터(122)에 의해 전원 전압 레벨까지 상승하게 되어 센싱 구간으로 접어들게 된다.

센싱 동작의 기본 원리는 읽어 내고자 하는 셀의 문턱 전압과 게이트에 인가되는 워드 라인의 로드 전류를 이용하는 것으로서, 선택된 셀의 문턱 전압이 선택된 워드 라인보다 낮으면 챠지된 전하들은 셀을 통해 빠져나가 비트 라인의 전압 레벨을 0V로 디스챠지 시킨다. 이와 반대로 셀의 문턱 전압이 워드 라인 레벨보다 높을 경우 선택된 셀은 턴오프되어 비트 라인은 프리챠지 레벨을 유지하게 된다. 센싱 구간에서 1uA를 로드 전류가 공급되므로 온오프셀에 따라 비트 라인은 프리챠지 레벨을 유지하거나 프리챠지 레벨을 유지되거나 디스챠지되어 셀의 데이터를 센싱하게 된다.

일반적으로 페이지 버퍼(120)는 비트 라인 프리챠지를 통해 센싱 속도를 빠르게 한다. 만일 선택된 셀이 오프셀이라면 로드 트랜지스터(122)에 의해 Vcc로 유지되던 SO 레벨은 센싱 트랜지스터(13,14)가 턴온되어도 셧오프 트랜지스터(121)는 그 상태를 유지하므로 래치 회로(160)는 논리 0의 데이터를 래치하게 된다. 반면 온 셀의 경우 Vcc를 유지되던 감지 노드(SO)의 전압 레벨은 센싱이 시작됨과 함께 비트 라인으로 서서히 전하가 빠지게 되어 결국은 0V로 디스챠지되며, 이로 인하여 래치 회로의 초기 노드(set)는 논리 1의 데이터가 래치된다.

도 2를 참조하면, 비트 라인의 프리챠지 레벨이 제어 트랜지스터(127, 128)의 턴오프 트립보다 높아 온 셀 센싱시 디스챠지 구간이 길어지는 문제점이 발생하게된다. 또한 낸드 형 플래쉬 메모리 구조에서는 비트 라인의 디스챠지가 느리게 진행되는데 이는 센싱 구간 동안 로드 전류가 계속 공급되고 있을 때, 비트 라인 로딩(loading)에 의한 지연과 셀에 직렬로 접속되는 저항에 의해 온셀에 의한 적은 양의 전류가 흐르는데 기인한다. 그러므로 온 셀 센싱 시간이 증가하여 전체 센싱 마진이 줄어들게 된다.

따라서, 본 발명은 온셀 센싱시 센싱 마진을 충분히 확보하는데 그 목적이 있다.

도 1은 불 휘발성 반도체 메모리 장치의 구성을 개략적으로 보여주는 회로도:

도 2는 종래 기술에 따른 센싱 동작시 타이밍도:

도 3은 본 발명의 실시예에 따른 센싱 동작시 타이밍도:

도 4는 종래와 본 발명의 비트 라인 프리챠지 레벨을 비교하여 보여주는 도면:

*도면의 주요 부분에 대한 부호 설명

100 : 메모리 셀 어레이 120 : 페이지 버퍼

140 : 전류 공급 회로 150 : 분리 회로

160 : 초기 회로 170 : 래치 회로

180 : 데이터 전달 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 데이터를 저장하기 위한 메모리 셀 어레이와; 선택된 셀의 데이터를 감지하기 위한 페이지 버퍼를 포함하되, 상기 페이지 버퍼는 전류가 챠지되는 감지 라인과; 상기 제 1 노드에 전류를 공급하는 회로와; 상기 감지 라인과 비트 라인을 전기적으로 접속 및 절연시키는 회로와; 선택된 셀의 데이터를 저장하는 래치 회로와; 상기 비트 라인 및 래치 회로를 초기화시키기 위한 초기 회로와; 상기 래치 회로의 데이터를 전달하는 데이터 전달 회로를 포함하는 반도체 메모리 장치의 데이터 센싱 방법에 있어서, 프리챠지 구간 동안에 상기 전류 공급 회로가 제 1 전압 레벨의 전류 공급 신호를 인가받아 상기 감지 라인에 제 1 전류 양을 공급하는 단계와; 감지 구간 동안에 제 2 전압 레벨의 전류 공급 신호를 인가받아 상기 제 1 전류양보다 적은 양을 감지 라인에 공급하여 비트 라인의 전압레벨을 높이는 것을 단계와; 상기 비트 라인의 전압 차와 감지 노드의 전압 차를 감지하여 셀의 데이터를 출력하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 전압은 접지 전압 레벨이고, 제 2 전압은 상기 제 1 전압 레벨보다 높은 전압 레벨을 갖는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 전류 공급 회로는 프리챠지 구간 동안에 접지 전압 레벨의 전압을 인가받아 감지 라인을 챠지시키고, 센싱 구간 동안에는 상기 접지 전압보다 높은 전압을 인가받아 감지 라인을 챠지 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 센싱 방법.

(실시예)

도 3을 참조하면, 프리챠지 구간 이후에 감지 노드의 프리챠지 레벨을 낮추어 온셀에 대한 감지를 보다 빠르게 수행할 수 있다.

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 3 및 도 4에 의거하여 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 페이지 버퍼의 센싱 동작시 타이밍도이다.

도 3을 참조하면, Page buffer의 동작을 설명하기에 앞서 선택된 워드 라인(W/L1)에는 독출 전압(예를 들면 0V)이 인가되고, 선택된 셀의 문턱 전압이 1V라고 가정한다. 상기와 같은 조건 아래 프리챠지 동작이 수행되면 셀의 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 그리고 비선택되는 워드 라인(W/L0, W/L2, W/L15)으로 Vcc 또는 그 이상의 전압이 인가된다. 그리고 페이지 버퍼는 2V의 BLSHF가 인가되고 SBL과 DCB는 0V 그리고 CURMIR는 Vcc에서 0V의 전압으로 천이하게 된다. 이때 비트 라인은 셧오프 트랜지스터(121)에 의해 1.3V로 상승하게 되고 감지 노드 SO의 레벨은 Vcc로 초기화된다. 그런 다음 센싱 구간에서 BLSHF는 프리챠지 구간 때와 달리 조금 큰 전압(2.2V)이 가해져 감지 라인 SO의 레벨이 개선된다.

감지 트랜지스터(128)의 게이트는 0V에서 Vcc로 천이하는 Olatch 신호를 인가받아 오프셀을 센싱하게 된다. 반면에 선택된 셀의 문턱 전압 워드 라인보다 낮으면 셀이 턴온 상태가 되어 센싱 시점에서 비트 라인(BL)과 감지 노드(SO)는 0V 디스챠지되어 래치 회로(160)의 초기 노드(set)는 데이터 0을 저장하게 된다.

페이지 버퍼(120)는 센싱 구간시 BLSHF의 전압 레벨을 단계적으로 증가시키면 감지 노드(SO)의 전압 레벨이 프리챠지 레벨보다 낮아져 온셀에 대한 충분한 센싱 시간을 확보할 수 있다.

프리챠지 구간 동안 BLSHF에 2V의 전압을 인가하여 비트 라인(BL)을 프리챠지 시키고 센싱 구간이 시작되면 상기보다 조금 높은 2.2V의 전압레벨을 갖는 BLSHF를 인가한다. 프리챠지 구간에서 셧 오프 트랜지스터(121)에 의하여 감지 노드(SO)가 Vcc로, 비트 라인(BL)은 셧 오프 레벨만큼 프리챠지 된다. 이어 센싱 구간에서 셧 오프 트랜지스터(121)가 BLSHF 전압 레벨에 의해 턴온되면서 감지 노드(SO1)에 챠지된 전하가 비트 라인(BL)으로 빠져 나가게 된다. 이는 비트 라인 커패시터(capacitor)에 의한 챠지 분배(charge sharing)에 의해 감지 노드(SO)가 전압 레벨이 순간적으로 낮아져 보다 빠른 디스챠지 속도를 얻을 수 있다. 그 결과 감지 노드(SO)의 전압 레벨이 제어 트랜지스터(127, 128)의 트립(trip)보다 높은 곳에 있어 온셀 센싱의 디스챠지 속도가 느려지던 것을 감지 노드(SO)의 레벨을 상기 제어 트랜지스터의 트립보다 낮은 곳으로 내려 프리챠지 후 센싱 구간에서 감지 노드의 레벨이 낮아져 온셀에 대한 센싱 동작을 빠르게 진행할 수 있다.

도 4는 프리챠지 구간에서 비트 라인의 전압 레벨이다.

도 4를 참조하면, 종래에는 온오프셀의 트립보다 높은 곳에서 프리챠지가 이루어지며, 본 발명에서는 온오프 트립보다 낮은 곳에서부터 온오프 셀에 대응되는 비트 라인의 전압이 벌어지므로 온 셀이 종래 보다 빠르게 디스챠지됨을 알 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

따라서, 본 발명은 센싱 동작시 온 셀의 디스챠지 속도를 향상시킬 수 있는 효과가 있다.

Claims

데이터를 저장하기 위한 메모리 셀 어레이와; 선택된 셀의 데이터를 감지하기 위한 페이지 버퍼를 포함하되, 상기 페이지 버퍼는 전류가 챠지되는 감지 라인과; 상기 제 1 노드에 전류를 공급하는 수단과; 상기 감지 라인과 비트 라인을 전기적으로 접속 및 절연 시키는 수단과; 선택된 셀의 데이터를 저장하는 래치 수단과; 상기 비트 라인 및 래치 수단을 초기화시키기 위한 초기 수단과; 상기 래치 수단의 데이터 입력을 전달하는 데이터 전달 수단을 포함하는 불 휘발성 반도체 메모리 장치의 데이터 센싱 방법에 있어서,

프리챠지 구간 동안에 상기 전류 공급 수단이 제 1 전압 레벨의 전류 공급 신호를 인가받아 상기 감지 라인에 제 1 전류 양을 공급하는 단계와;

감지 구간 동안에 제 2 전압 레벨의 전류 공급 신호를 인가받아 상기 제 1 전류 양보다 적은 양을 감지 라인에 공급하여 비트 라인의 전압 레벨을 높이는 것을 단계와;

상기 비트 라인의 전압 차와 감지 노드의 전압 차를 감지하여 셀의 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 데이터 센싱 방법,
제 1 항에 있어서,

상기 제 1 전압은 접지 전압 레벨이고, 제 2 전압은 상기 제 1 전압 레벨보다 높은 전압 레벨을 갖는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 데이터 센싱 방법.
제 1 항에 있어서,

상기 전류 공급 수단은 프리챠지 구간 동안에 접지 전압 레벨의 전압을 인가받아 감지 라인을 챠지시키고, 센싱 구간 동안에는 상기 접지 전압보다 높은 전압을 인가받아 감지 라인을 챠지 시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치의 데이터 센싱 방법.