KR19990041469A - 박막 트랜지스터 매트릭스 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 TFT들의 게이트전극들에 라인별로 전압신호를 공급하는 게이트라인들의 단선을 보수하기에 적합한 TFT 매트릭스 기판 및 그 제조방법에 관한 것이다.
TFT 매트릭스 기판에는 다수의 박막 트랜지스터들의 게이트에 라인별로 신호를 공급하기 위한 게이트라인들과 중첩되게 각각 설치된 보조라인들이 마련된다. 이 보조라인들은 각각 게이트라인이 단선된 경우에 그 단선된 게이트라인을 연결시키게 된다. 또한, 보조라인은 레이저빔에 의해 용융·유동되는 게이트라인의 일부와 접속됨으로써 단선된 게이트라인을 연결시키게 된다.

Description

박막 트랜지스터 매트릭스 기판 및 그 제조방법
본 발명은 박막 트랜지스터(Thin Film Transistor ; 이하 "TFT" 라 함)들이 매트릭스 형태로 형성되어진 TFT 매트릭스 기판에 관한 것으로, 특히 게이트전극들간의 접속불량이 용이하게 보수되는 TFT 매트릭스 기판에 관한 것이다.
일반적으로, TFT 매트릭스 기판에는 TFT들이 장방형을 이루는 형태로 형성됨과 아울러 데이타라인들과 게이트라인들이 형성되게 된다. 데이타라인들 각각은 TFT들의 드레인전극들 또는 소오스전극들을 접속시키고 게이트라인은 TFT들의 게이트들을 서로 접속시킨다. 이러한 TFT 매트릭스 기판은 액정표시장치(Liquid Crystal Display)와 같은 패널형 장치에 이용되게 된다.
실제로, 액정표시장치에 이용되어진 TFT 매트릭스 기판은 도 1에서와 같이 게이트라인(10)과 데이타리인(12)이 교차하는 교차지점들 각각에 배열되어진 TFT들(14)을 구비한다. 이들 TFT들(14) 각각은 게이트라인(10)에 연결되어진 게이트전극(16)과, 데이타라인(12)에 연결되어진 소오스전극(18)과, 이들 게이트전극(16)과 소오스전극(18) 사이에 위치하는 반도체층패턴(20)으로 이루어져 있다. 반도체층패턴(20)은 이웃한 TFT들(14)과 연결되도록 데이타라인(12)과 중첩되게 연장됨과 아울러 게이트라인(10)과 나란한 방향으로는 화소전극(22)의 가장자리까지 신장되어 있다. 화소전극(22)은 게이트라인(10)과 데이타라인(12)에 의해 분할된 화소영역에 형성되고 또한 드레인콘택(26)에 의해 드레인전극(24)과 전기적으로 접속되게 된다.
이러한 TFT 매트릭스 기판에서, 게이트라인(10)을 경유하여 게이트전극(16)에 전압이 인가되면 반도체층패턴(20)에는 캐리어가 유기되고 소오스전극(18)과 드레인콘택(26)이 도통되게 된다. 이 때 데이타라인(12)상의 데이타신호는 TFT(14), 즉 소오스전극(18), 반도체층패턴(20) 및 드레인콘택(26)을 경유하여 화소전극(22)에 공급되게 된다. 반대로 게이트라인(10)에 전압신호가 인가되지 않은 경우, TFT들(14)은 턴-오프(Turn-off)됨으로써 데이타라인(12)과 화소전극(22)간의 신호통로가 개방되게 된다.
또한, 게이트라인(10)과 데이타라인(12)은 도 2에서와 같이 유리기판(28) 위에 형성되게 된다. 먼저, 게이트라인(10)이 유리기판(28)의 표면에 형성된 다음 이 게이트라인(10)을 포함한 유리기판(28)의 전표면에는 게이트절연막(30)이 성막된다. 이 게이트절연막(30)의 상부에는 반도체층패턴(20)와 데이타라인(12)이 중첩되게 형성되고, 데이타라인(12)의 표면 및 게이트절연막(30)의 표면에는 패시베이션(Passivation) 보호막(32)이 형성되게 된다.
이렇게 형성되어지는 게이트라인과 데이타라인은 제조공차 및 작업에러로 인하여 단선될 수 있다. 게이트라인이 단선되는 경우 일부의 TFT가 구동되지 않게 되고, 또한 데이타라인이 단선되는 경우에는 일부의 TFT에 데이타신호가 공급되지 않게 된다. 이로 인하여, 단선된 게이트라인 또는 단선된 데이타라인을 가지는 TFT 매트릭스 기판은 불량품으로 사용될 수 없게 된다.
따라서, 본 발명의 다른 목적은 TFT들의 게이트전극들에 라인별로 전압신호를 공급하는 게이트라인들의 단선을 보수하기에 적합한 TFT 매트릭스 기판 및 그 제조방법을 제공함에 있다.
도 1은 종래의 박막 트랜지스터 매트릭스 기판의 레이-아웃을 도시하는 도면.
도 2는 도 1의 박막 트랜지스터 매트릭스 기판을 A-A'선을 따라 절단하여 도시한 단면도.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 매트릭스 기판의 레이-아웃을 도시하는 도면.
도 4는 도 3의 박막 트랜지스터 매트릭스 기판을 A-A'선을 따라 절단하여 도시한 단면도.
도 5는 본 발명의 실시예에 따른 박막 트랜지스터 매트릭스 기판이 보수된 상태를 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10,40 : 게이트라인 12,42 : 데이터라인
14,44 : TFT 16,46 : 게이트전극
18,48 : 소오스전극 20,50 : 반도체층패턴
22,52 : 화소전극 24,54 : 드레인전극
26,56 : 드레인콘택 28,60 : 유리기판
30,62 : 게이트절연막 32,64 : 패시베이션 보호막
58 : 보조라인 66 : 단선부
68 : 콘택
상기 목적을 달성하기 위하여, 본 발명에 따른 TFT 매트릭스 기판은 장방형으로 배열되어진 다수의 화소전극들과, 다수의 화소전극들 각각에 공급될 데이터신호를 제어하기 위한 다수의 박막 트랜지스터들과, 라인별로 박막 트랜지스터들의 게이트전극들에 전압신호를 공급하기 위한 게이트라인들과, 게이트라인들과 중첩되게 각각 설치되어 게이트라인 단선의 보수에 이용되는 보조라인들을 구비한다.
본 발명에 따른 TFT 매트릭스 기판 제조방법은 장방형으로 배열되게 다수의 화소전극들을 형성하는 단계와, 다수의 화소전극들 각각에 공급될 데이터신호를 제어하기 위한 다수의 박막 트랜지스터들을 형성하는 단계와, 라인별로 박막 트랜지스터들의 게이트전극들에 전압신호를 공급하기 위한 게이트라인들을 형성하는 단계와, 게이트라인들과 중첩되게 보조라인들을 형성하는 단계와, 보조라인을 이용하여 상기 게이트라인들의 단선을 보수하는 단계를 포함한다.
상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시예를 첨부한 도 3 내지 도 5를 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 액정표시장치용 TFT 매트릭스 기판의 레이-아웃을 도시한다. 도 3에서 액정표시장치용 TFT 매트릭스 기판은 게이트라인(40)과 데이타라인(42)이 교차하는 교차지점들 각각에 배열되어진 TFT들(44)을 구비한다. 이들 TFT들(44) 각각은 게이트라인(40)에 연결되어진 게이트전극(46)과, 데이타라인(42)에 연결되어진 소오스전극(48)과, 이들 게이트전극(46)과 소오스전극(48) 사이에 위치하는 반도체층패턴(50)으로 이루어져 있다. 반도체층패턴(50)은 이웃한 TFT들(44)과 연결되도록 데이타라인(42)과 중첩되게 연장됨과 아울러 게이트라인(40)과 나란한 방향으로는 화소전극(52)의 가장자리까지 신장되어 있다. 반도체층패턴(50)은 TFT들(44)들에 공통적으로 연결됨으로써 정전기로부터 TFT들(44)을 보호할 수 있게 된다. 화소전극(52)은 게이트라인(40)과 데이타라인(42)에 의해 분할된 화소영역에 형성되고 또한 드레인콘택(56)에 의해 드레인전극(54)과 전기적으로 접속되게 된다.
또한, 액정표시장치용 TFT 매트릭스 기판은 데이타라인들(42) 사이에 게이트라인(40)과 중첩되게 형성되어진 보조라인들(58)을 구비한다. 이 보조라인(58)은 데이타라인들(42) 사이에서 게이트라인(40)이 단선된 경우에 단선되어진 게이트라인(40)의 양쪽단에 접속됨으로써 게이트라인(40)의 단선을 보수하게 된다. 게이트라인(40)의 보수는 단순히 레이저빔을 보조라인과 게이트라인(40)을 접속시키고자 하는 위치에 조사함에 의해 수행되게 된다. 또한, 보조라인(58)은 데이타라인(42)과 동시에 형성되게 된다.
이러한 구조를 가지는 액정표시장치용 TFT 매트릭스 기판의 작동은 도1에서와 동일하므로 생략하기로 한다.
도 4는 도 3에 도시된 액정표시장치용 TFT 매트릭스 기판을 A-A'선으로 절단하여 도시하는 단면도이다. 도 4에 따르면, 액정표시장치용 TFT 매트릭스 기판은 유리기판(60)의 상부에 형성된 게이트라인(40)을 구비한다. 게이트라인(40)은 유리기판(60)의 표면에 금속막을 성막한 다음 그 금속막을 패터닝함에 의해 형성되게 된다. 게이트라인(40)이 형성될 때 도 3에서의 게이트전극(46)이 함께 형성되게 된다. 게이트라인(40)이 형성되어진 유리기판(60)의 상부에는 게이트 절연막(62)과 반도체층패턴(50)이 순차적으로 형성되게 된다. 게이트 절연막(62)는 게이트라인(40)을 가지는 유리기판(60)의 전표면에 절연물질을 증착 또는 스핀코팅함에 의해 형성된다. 또한, 게이트 절연막(62)는 게이트라인(40) 및 게이트전극(46)만을 덮도록 패터닝될 수 있다. 반도체층패턴(50)은 게이트 절연막(62)의 상부에 반도체층을 형성한 다음 그 반도체층을 패터닝함에 의해 형성되게 된다. 반도체층패턴(50)은 게이트라인(40)과 교차하는 반도체라인들과 아울러 이들 반도체라인들 각각으로부터 게이트라인(40)과 나란한 방향으로 돌출된 돌기들을 가지게 된다. 다음으로 반도체층패턴(50)의 상부에 위치하는 데이타라인들(42)과, 게이트 절연막(62)의 상부에 위치하는 보조라인들(58)이 형성되게 된다. 이들 데이타라인들(42)과 보조라인들(58)은 반도체층패턴(50)이 형성되어진 게이트 절연막(62)의 전표면에 금속막을 성막한 다음 그 금속막을 패터닝함에 의해 동시에 형성되게 된다. 금속막의 패터닝에 의해, 데이터라인들(42)은 반도체층패턴(50)의 반도체라인들을 충분하게 덮을 수 있는 폭을 가지게 된다. 또한, 보조라인들(58)은 데이타라인(42)들간의 사이에서 게이트라인(40)과 중첩되게 형성된다. 또한, 금속막의 패터닝시에 도 1에서의 소오스전극(48)과 드레인전극(54)이 함께 형성되게 된다. 다른 형태로, 보조라인들(58)은 게이트라인이 형성될 때 데이타라인들(42)과 중첩되게 형성될 수도 있다. 이 경우, 보조라인들(58)은 데이타라인(42)이 단선부분을 보수하는데 사용되게 된다. 나아가 데이타라인들(42) 및 보조라인들(58)을 포함한 게이트절연막(62)의 전표면에는 패시베이션 보호층(64)이 형성된다. 이 패시베이션 보호층(64)의 상부에는 도 1에서의 화소전극들(52)이 드레인전극(54)과 전기적으로 접속되도록 형성되게 된다. 화소전극들(52)의 형성공정은 드레인전극들을 부분적으로 노출시키는 콘택홀들을 형성하고, 콘택홀들을 매립하도록 패시베이션 보호층(64)의 표면에 ITO와 같은 투명전극물질막을 형성하고, 그 투명전극물질막을 패터닝함에 의해 형성되게 된다.
도 5는 도3 및 도 4에서의 보조라인(58)에 의해 게이트라인(40)의 단선을 보수한 상태를 도시하는 액정표시장치용 TFT 매트릭스 기판의 단면도이다. 도 5에서 게이트절연막(62)에는 두개의 콘택(68)이 형성되어 있다. 이들 콘택들(68)은 게이트라인(40)이 끊어진 단선부(66)와 인접한 게이트라인(40)의 단선부들을 보조라인(58)에 전기적으로 접속시킴으로써 끊어진 게이트라인(40)이 보조라인(58)에 의해 연결되게 한다. 콘택들(68)은 유리기판(60)의 하부에서 조사된 레이저빔에 의해 게이트라인(40)의 일부분이 용융되어 게이트절연막(62)을 경유하여 보조라인(58)쪽으로 진행한 다음 냉각됨에 의해 형성되게 된다.
상술한 바와 같이, 본 발명에 따른 액정표시장치용 TFT 매트릭스 기판에는 게이트라인 및/또는 데이터라인과 중첩되게 보조라인을 추가로 마련하여 이 보조라인을 이용하여 게이트라인 및/또는 데이터라인의 단선이 보수되게 한다. 이에 따라, 액정표시장치용 TFT 매트릭스 기판의 수율이 향상되게 된다.
본 발명의 실시예로서 게이트라인의 보수에 적합한 액정표시장치용 TFT 매트릭스 기판이 설명되었으나 통상의 지식을 가진자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 변경 및 수정에 의해 데이터라인의 보수에 적합한 TFT 매트릭스 기판과 게이트라인 및 데이터라인 모두의 보수에 적합한 TFT 매트릭스 기판이 구현될 수 있다는 것을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (7)

  1. 장방형으로 배열되어진 다수의 화소전극들과,
    상기 다수의 화소전극들 각각에 공급될 데이터신호를 제어하기 위한 다수의 박막 트랜지스터들과,
    라인별로 박막 트랜지스터들의 게이트전극들에 전압신호를 공급하기 위한 게이트라인들과,
    상기 게이트라인들과 중첩되게 각각 설치되어 상기 게이트라인 단선의 보수에 이용되는 보조라인들을 구비하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 매트릭스 기판.
  2. 제1항에 있어서,
    상기 보조라인은 레이저빔의 의해 용융·유동되는 상기 게이트라인의 일부와 접속됨에 의해 상기 게이트라인의 단선을 보수하도록 된 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 매트릭스 기판.
  3. 제1항에 있어서,
    상기 보조라인은 상기 박막 트랜지스터들에 상기 데이터신호를 전달할 데이터라인과 함께 생성되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 매트릭스 기판.
  4. 장방형으로 배열되게 다수의 화소전극들을 형성하는 단계와,
    상기 다수의 화소전극들 각각에 공급될 데이터신호를 제어하기 위한 다수의 박막 트랜지스터들을 형성하는 단계와,
    라인별로 박막 트랜지스터들의 게이트전극들에 전압신호를 공급하기 위한 게이트라인들을 형성하는 단계와,
    상기 게이트라인들과 중첩되게 보조라인들을 형성하는 단계와,
    상기 보조라인을 이용하여 상기 게이트라인들의 단선을 보수하는 단계를 포함하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 매트릭스 기판 제조방법.
  5. 제4항에 있어서,
    상기 보조라인은 레이저빔의 의해 용융·유동되는 그 중첩된 게이트 라인의 일부와 접속됨에 의해 그 중첩된 라인의 단선을 보수하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 매트릭스 기판 제조방법.
  6. 제4항에 있어서,
    상기 박막 트랜지스터들에 상기 데이터신호를 전달할 데이터라인들을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 매트릭스 기판 제조방법.
  7. 제6항에 있어서,
    상기 보조라인들은 상기 데이터라인들과 동시에 형성되는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터 매트릭스 기판 제조방법.
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