KR19990040558A - 반도체 디바이스의 제조방법 - Google Patents
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Abstract
본 발명은 전이금속층의 증착두께 변화에 관계없이, 얕은 접합영역이 형성될 영역의 전이금속-실리사이드층의 두께를 균일하게 형성하여, 재현성있게 얕은 접합영역을 형성할 수 있는 반도체 디바이스의 제조방법을 제공한다.
본 발명에 따른 반도체 디바이스의 제조방법은 소자분리막에 의해 액티브 영역이 정의된 반도체 기판 상에 게이트 산화막이 개재되고, 상부에 소정의 보호용 절연막이 형성됨과 더불어 그의 양 측벽에 산화막 스페이서가 형성된 도핑된 폴리실리콘막으로 이루어진 게이트를 형성하는 단계; 상기 스페이서 양측의 기판 상에 실리콘막을 형성하는 단계; 상기 게이트 상부의 보호용 절연막을 제거하는 단계; 상기 기판 전면에 전이금속막을 형성하는 단계; 상기 전이금속과 실리콘을 반응시켜, 상기 게이트 상부 및 상기 게이트 양 측의 기판 상에 전이금속-실리사이드층을 형성하는 단계; 상기 반응되지 않은 전이금속막을 제거하는 단계; 및, 상기 게이트 양 측의 기판에 고농도 불순물 영역 및 저농도 불순물 영역으로 이루어지고 얕은 접합깊이를 가지는 접합영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 디바이스의 제조방법에 관한 것으로, 특히 실리사이드층을 이용하여 얕은 접합영역을 형성하는 반도체 디바이스의 제조방법에 관한 것이다.
반도체 디바이스의 고집적화에 따라, MOS 디바이스의 소오스 및 드레인 간의 채널길이가 짧아지면서 높은 전류하에서도 신뢰성을 유지할 수 있는 디바이스에 대한 연구가 지속되고 있다. 한편, 짧은 채널길이를 갖는 MOS 디바이스는 드레인 전압이 증가함에 따라, 핀치오프(pinch-off) 보다는 펀치쓰루(punch-through)가 발생하므로, 채널 내의 전기적 포텐셜과 전기장을 결정하는 것이 디바이스의 특성을 좌우하게 된다. 이러한 단채널 효과(short channel effect)에 의한 디바이스의 특성저하를 방지하기 위하여, 소오스 및 드레인의 접합깊이를 얕게 형성하는 방법이 제시되었다. 즉, 측면확산 정도는 접합깊이에 비례하기 때문에, 접합깊이를 얕게 형성함으로써 단채널 효과를 감소시킨다.
상기한 얕은 접합은, 낮은 에너지 이온주입법이나, 스핀 온 소오스(spin on source), 폴리실리콘 및 실리사이드와 같은 고체확산원을 이용한 확산법으로 형성한다. 이러한 방법 중, 실리사이드를 이용한 얕은 접합의 형성방법이 미국특허출원 제 5,268,317 호에 제시되었는데, 여기에서는 게이트의 형성 후 기판 전면에 전이금속층을 증착하고 열처리를 진행하여, 게이트 양측의 접합영역 형성부분의 기판 상부에 전이금속-실리사이드층을 형성한 후, 실리사이드층으로 As이온을 두 번에 걸쳐 이온주입한다. 먼저, As 이온을 낮은 이온주입 에너지로 실리사이드층 내에만 주입한 다음, 다시 높은 이온주입에너지로 실리사이드층을 투과하도록 이온주입한다. 그런 다음, 소정의 열처리를 진행하여 얕은 접합깊이를 가지는 고농도 불순물 영역 및 저농도 불순물 영역의 접합영역을 형성하였다.
그러나, 전이금속 실리사이드층의 형성을 위한 전이금속층의 증착시 증착두께를 정확하게 조절하기가 어렵다. 즉, 통상적으로 전이금속층을 증착시키는데 있어서, 단일 웨이퍼 가공을 하는 반도체 장비가 여러장의 웨이퍼를 가공하다 보면, 웨이퍼 대 웨이퍼의 증착두께에 대한 균일도 차이가 3 내지 10% 정도로 발생하게 되기 때문이다. 이러한, 전이금속층 두께 변화에 따른 전이금속 실리사이드층의 두께변화로 인하여, As 이온의 두 번째 이온주입 공정에서, 이온주입의 깊이가 심하게 변하게 된다. 이에 따라, 얕은 접합영역을 재현성있게 형성하기가 어렵다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 전이금속층의 증착두께 변화에 관계없이, 얕은 접합영역이 형성될 영역의 전이금속-실리사이드층의 두께를 균일하게 형성하여, 재현성있게 얕은 접합영역을 형성할 수 있는 반도체 디바이스의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 얕은 접합영역을 가지는 반도체 디바이스의 제조방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20 : 반도체 기판 21 : 필드 산화막
22 : 게이트 산화막 23 : 게이트
24 : 질화막 25 : 산화막 스페이서
26 : 실리콘막 27 : 티타늄막
28 : 티타늄-실리사이드층 29 : 캡산화막
30 : 비소원자 31 : 인원자
32 : 저농도 불순물영역 33 : 고농도 불순물영역
상기 목적을 달성하기 위한 본 발명에 따른 반도체 디바이스의 제조방법은 소자분리막에 의해 액티브 영역이 정의된 반도체 기판 상에 게이트 산화막이 개재되고, 상부에 소정의 보호용 절연막이 형성됨과 더불어 그의 양 측벽에 산화막 스페이서가 형성된 도핑된 폴리실리콘막으로 이루어진 게이트를 형성하는 단계; 상기 스페이서 양측의 기판 상에 실리콘막을 형성하는 단계; 상기 게이트 상부의 보호용 절연막을 제거하는 단계; 상기 기판 전면에 전이금속막을 형성하는 단계; 상기 전이금속과 실리콘을 반응시켜, 상기 게이트 상부 및 상기 게이트 양 측의 기판 상에 전이금속-실리사이드층을 형성하는 단계; 상기 반응되지 않은 전이금속막을 제거하는 단계; 및, 상기 게이트 양 측의 기판에 고농도 불순물 영역 및 저농도 불순물 영역으로 이루어지고 얕은 접합깊이를 가지는 접합영역을 형성하는 단계를 포함한다.
여기서, 상기 실리콘막은 기상 에피택셜 성장법을 이용하여 선택적으로 형성하되, 상기 기상 에피택셜 성장법은 SiH4, SiH2Cl2, SiHCl3, SiH4중 선택되는 하나의 기체를 이용하여 수소 원자의 치환반응으로 진행한다. 또한, 상기 기상 에피택셜 성장법에 의한 실리콘막의 성장 시 불순물을 주입하지 않는다.
상기 전이금속막은 티타늄막을 100 내지 300Å의 두께로 형성하고, 전이금속-실리사이드층은 600 내지 800℃의 온도에서 열처리하여 300 내지 700Å의 두께로 형성한다.
또한, 상기 접합영역을 형성하는 단계는 상기 전이금속막이 제거된 후의 기판 전면에 소정의 캡 산화막을 형성하는 단계; 상기 게이트 양 측의 전이금속-실리사이드층에만 불순물 이온을 제 1 이온주입하는 단계; 상기 게이트 양 측의 전이금속-실리사이드층 하부의 기판에 불순물 이온을 제 2 이온주입하는 단계; 및 상기 불순물 이온을 확산시키는 단계를 포함한다.
상기한 본 발명에 의하면, 얕은 접합이 형성될 영역에 선택적으로 에피택셜 실리콘막을 형성하여, 이 실리콘막과 티타늄막으로 티타늄 실리사이드층을 형성함으로써, 티타늄막의 증착시 발생되는 두께변화에 관계없이, 소망의 균일한 두께를 가지는 티타늄 실리사이드막을 용이하게 형성할 수 있다. 이에 따라, 티타늄 실리사이드막을 투과하여 기판으로 주입되는 불순물 이온이 이온주입 깊이의 변화없이, 기판의 예정 영역에 용이하게 주입됨으로써, 얕은 접합영역을 재현성있게 형성할 수 있을 뿐만 아니라, 반도체 디바이스의 신뢰성을 향상시킬 수 있다
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 얕은 접합을 가지는 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(20) 상에 공지된 LOCOS(LOCal Oxidation of silicon) 방법으로 소자간 분리를 위한 필드 산화막(21)을 형성하여, 반도체 디바이스의 액티브 영역을 정의한다. 여기서, 반도체 기판(20)은 실리콘을 포함한다. 그런 다음, 게이트 산화막(22), 도핑된 폴리실리콘막 및 질화막을 증착하고 패터닝하여, 상부에 질화막(24)이 형성된 게이트(23)를 형성한다. 질화막(23)은 이후 진행되는 에피택셜 공정 시 게이트(23)의 상부를 보호한다. 그런 다음, 기판 전면에 산화막을 증착하고, 반도체 기판(1)이 노출되도록 상기 산화막을 이방성 블랭킷 식각하여, 게이트(23)의 양 측벽에 산화막 스페이서(25)를 형성한다. 노출된 반도체 기판(1) 상부에 기상 에피택셜 성장법으로 선택적으로 실리콘막(26)을 형성한다. 이때, 기상 에피택셜 성장법은 SiH4, SiH2Cl2, SiHCl3, SiH4중 선택되는 하나의 기체를 이용하여, 수소 원자의 치환반응으로 실리콘막(26)을 성장시킨다. 또한, 기상 에피택셜 성장법에 의한 실리콘막(26)의 성장 시, 이후 실리사이드층 형성을 위한 고온의 열처리를 감안하여, 얕은접합의 형성이 용이하도록 불순물을 주입하지 않는다.
도 1b를 참조하면, 질화막(24)을 150 내지 175℃ 온도의 인산용액으로 제거하고, 기판 전면에 전이금속, 바람직하게 티타늄(Ti)막(27)을 약 100 내지 300Å의 두께로 형성한 다음, 600 내지 800℃의 온도에서 열처리를 진행한다. 이때, Ti ＋ 2Si → TiSi2의 반응에 의해, 실리콘막(26)의 실리콘 원자가 티타늄막(27)으로 이동하여, 실리콘막(26)과 티타늄막(27)의 계면 및 게이트(23)와 티타늄막(27)의 계면에서 실리콘 원자와 티타늄 원자가 서로 반응한다. 이에 따라, 게이트(23) 상부 및 게이트(23) 양측의 기판에 300 내지 700Å 두께의 티타늄 실리사이드층(28)이 형성된다. 또한, 티타늄 실리사이드층(28)은 실리콘막(26)에 의해 티타늄막(27)의 두께에 관계없이 소망의 균일한 두께로 형성된다. 그리고 나서, 필드 산화막(21) 및 산화막 스페이서(25) 상부에 반응되지 않고 남아있는 티타늄막(27)을 NH4OH 와 H2O2의 혼합용액으로 제거한다. 이때의 구조는 도 1c에 도시된 바와 같다.
도 1d를 참조하면, 도 1c의 구조 상에 소정의 캡산화막(29)을 20 내지 50Å의 두께로 형성한다. 그런 다음, 게이트(23) 양측의 티타늄 실리사이드층(28)으로, 비소(As) 원자(30)를 1×1014내지 1×1016원자/㎠의 농도와 소정의 이온주입 에너지로 이온주입한다. 이때, 티타늄 실리사이드층(28) 내에만 주입되도록 비교적 낮은 이온주입에너지, 바람직하게 15 내지 30KeV의 에너지로 이온주입을 진행한다.
도 1e를 참조하면, 게이트(23) 양측의 반도체 기판(20)으로 인(P)원자(31)를 1×1013내지 1×1015원자/㎠의 농도와 소정의 이온주입 에너지로 이온주입한다. 이때, 티타늄 실리사이드층(28)을 투과하여 반도체 기판(20)으로 인원자(31)가 주입되도록 비교적 높은 이온주입에너지, 바람직하게 100 내지 140KeV의 에너지로 이온주입을 진행한다. 즉, 균일한 두께를 가지는 티타늄 실리사이드층(28)에 의해, 인원자(31)가 이온주입 깊이의 변화없이, 반도체 기판(20)의 예정 영역에 용이하게 주입된다. 그리고 나서, 주입된 비소원자(30) 및 인원자(31)를 확산시키기 위하여, 850 내지 950℃의 온도에서 열처리를 진행하여, 도 1f에 도시된 바와 같이, 얕은 접합깊이를 갖는 저농도 불순물영역(32) 및 고농도 불순물영역(33)의 접합영역을 형성한다.
상기한 실시예에 의하면, 얕은 접합이 형성될 영역에 선택적으로 에피택셜 실리콘막을 형성하여, 이 실리콘막과 티타늄막으로 티타늄 실리사이드층을 형성함으로써, 티타늄막의 증착시 발생되는 두께변화에 관계없이, 소망의 균일한 두께를 가지는 티타늄 실리사이드막을 용이하게 형성할 수 있다. 이에 따라, 티타늄 실리사이드막을 투과하여 기판으로 주입되는 불순물 이온이 이온주입 깊이의 변화없이, 기판의 예정 영역에 용이하게 주입됨으로써, 얕은 접합영역을 재현성있게 형성할 수 있을 뿐만 아니라, 반도체 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (16)
- 소자분리막에 의해 액티브 영역이 정의된 반도체 기판 상에 게이트 산화막이 개재되고, 상부에 소정의 보호용 절연막이 형성됨과 더불어 그의 양 측벽에 산화막 스페이서가 형성된 도핑된 폴리실리콘막으로 이루어진 게이트를 형성하는 단계;상기 스페이서 양측의 기판 상에 실리콘막을 형성하는 단계;상기 게이트 상부의 보호용 절연막을 제거하는 단계;상기 기판 전면에 전이금속막을 형성하는 단계;상기 전이금속과 실리콘을 반응시켜, 상기 게이트 상부 및 상기 게이트 양 측의 기판 상에 전이금속-실리사이드층을 형성하는 단계;상기 반응되지 않은 전이금속막을 제거하는 단계; 및,상기 게이트 양 측의 기판에 고농도 불순물 영역 및 저농도 불순물 영역으로 이루어지고 얕은 접합깊이를 가지는 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 1 항에 있어서, 상기 실리콘막은 기상 에피택셜 성장법을 이용하여 선택적으로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 2 항에 있어서, 상기 기상 에피택셜 성장법은 SiH4, SiH2Cl2, SiHCl3, SiH4중 선택되는 하나의 기체를 이용하여 수소 원자의 치환반응으로 진행하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 2 항에 있어서, 상기 기상 에피택셜 성장법에 의한 실리콘막의 성장 시,불순물을 주입하지 않는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 1 항에 있어서, 상기 전이금속은 티타늄인 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 2 항에 있어서, 상기 티타늄은 100 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 6 항에 있어서, 상기 전이금속-실리사이드층을 형성하는 단계는 600 내지 800℃의 온도에서 열처리하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 7 항에 있어서, 상기 전이금속-실리사이드층은 300 내지 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 5 항에 있어서, 상기 반응되지 않은 전이금속을 제거하는 단계는 NH4OH 와 H2O2의 혼합용액으로 제거하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 1 항에 있어서, 상기 접합영역을 형성하는 단계는상기 전이금속막이 제거된 후의 기판 전면에 소정의 캡 산화막을 형성하는 단계;상기 게이트 양 측의 전이금속-실리사이드층에만 불순물 이온을 제 1 이온주입하는 단계;상기 게이트 양 측의 전이금속-실리사이드층 하부의 기판에 불순물 이온을 제 2 이온주입하는 단계; 및상기 불순물 이온을 확산시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 10 항에 있어서, 상기 캡산화막은 20 내지 50Å의 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 10 항에 있어서, 상기 제 1 이온주입하는 단계는 비소 원자를 1×1014내지 1×1016원자/㎠의 농도와 15 내지 30KeV의 에너지로 이온주입하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 10 항에 있어서, 상기 제 2 이온주입하는 단계는 인원자를 1×1013내지 1×1015원자/㎠의 농도와 100 내지 140KeV의 에너지로 이온주입하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 10 항에 있어서, 상기 불순물 이온을 확산시키는 단계는 850 내지 950℃의 온도에서 열처리하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 1 항에 있어서, 상기 보호용 절연막은 질화막인 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제 15 항에 있어서, 상기 보호용 절연막을 제거하는 단계는 150 내지 175℃ 온도의 인산용액으로 제거하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
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1997
- 1997-11-19 KR KR1019970061002A patent/KR100272276B1/ko not_active IP Right Cessation
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