KR19990036755A - 반도체 표시 장치 및 그의 구동 방법 - Google Patents

반도체 표시 장치 및 그의 구동 방법 Download PDF

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야마자끼 순페이
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Abstract

반도체 표시 장치 디지탈 계조 시스템의 구동 회로에서, 1개의 D/A 변환 회로(208)가 다수의 소스 신호 라인에 제공되고, 각각의 소스 신호 라인은 시간-분할 방식으로 구동된다. 이로써, 구동 회로 내에 D/A 변환 회로(208)의 수를 줄일 수 있고, 반도체 표시 장치의 소형화가 달성될 수 있다.

Description

반도체 표시 장치 및 그의 구동 방법
본 발명은 매트릭스에 배열된 화소에 의해 화상과 같은 정보를 표시하는 반도체 표시 장치에 관한 것이다.
최근에, 값싼 유리 기판상에 반도체 박막을 형성하는 박막 트랜지스터(TFT)와 같은 반도체 장치의 제작 기술이 급속히 발전했다. 그 이유는 액티브 매트릭스형 액정 표시 장치(액정 패널)에 대한 수요 증가에 있다.
액티브 매트릭스형 액정 패널은 매트릭스에 배열된 각각의 수십 내지 수백만의 화소 영역에 TFT가 배열되도록 구성되고, 각각의 화소를 출입하는 전하는 TFT의 스위치 기능으로 제어된다.
이들 중에서, 고속으로 구동될 수 있는 디지탈 계조 방식 액티브 매트릭스 표시 장치가 주목되고 있다.
도 1에 나타낸 것처럼, 종래의 디지탈 계조 방식 액티브 매트릭스 액정 표시 장치는 소스 신호 라인측 시프트 레지스터(101), 디지탈 디코더(102), 래치 회로(103)(LAT1), 래치 회로(104)(LAT2), 래치 펄스 라인(105), D/A 변환 회로(106), 소스 신호 라인(107), 게이트 신호 라인측 시프트 레지스터(108), 게이트 신호 라인(주사 라인)(109), 화소 TFT(110) 등을 포함한다.
디지탈 디코더(102)의 주소 라인 1 내지 4에 공급되는 디지탈 계조 신호는 소스 신호 라인측 시프트 레지스터(101)로부터의 타이밍 신호에 의해 LAT1에 기록된다.
LAT1 그룹으로의 디지탈 계조 신호의 기록이 대략 끝날 때를 1 라인 기간이라고 간주한다. 즉, 1 라인 기간은 도 1에서 디지탈 디코더(102)로부터 가장 왼편의 LAT1으로의 계조 신호의 기록의 출발점과 디지탈 디코더(102)로부터 가장 오른편의 LAT1으로의 계조 신호의 기록 종결점 사이의 시간 간격이다.
LAT1 그룹으로의 계조 신호의 기록이 종결된 후에, 래치 펄스는 시프트 레지스터의 작동 시간과 동시적으로 래치 펄스 라인(105)으로 나와서, 메모리 1 그룹에 기록된 계조 신호가 LAT2 그룹으로 한꺼번에 전송된다.
LAT2 그룹으로 계조 신호의 전송이 완성된 LAT1 그룹으로, 디지탈 디코더(102)에 공급된 계조 신호의 기록이 소스 신호 라인측 시프트 레지스터(101)로부터의 신호에 의해 순차적으로 다시 행해진다.
제 2의 1 라인 기간에서, 제 2의 1 라인 기간의 시작과 동시적으로 LAT2 그룹으로 전송된 계조 신호에 따라, 계조 전압이 D/A 변환 회로(디지탈/아날로그 변환 회로)(106)에 의해 선택된다.
선택된 계조 전압은 1 라인 기간으로 해당 소스 신호 라인에 공급된다.
상기 언급된 동작을 반복함으로써, 영상이 액정 표시 장치의 화소부 전체에 공급된다.
그러나, 이전의 디지탈 계조 액정 표시 장치의 경우에, D/A 변환 회로 영역은 실제로 다른 회로와 비교할 때 다소 크며, 최근에 요구되는 액정 표시 장치의 소형화를 방해한다.
최근, 처리되는 정보량의 급격한 증가로, 표시용량(표시해상도)이 증가되고 표시 해상도가 미세하게 설계되고 있다. 그러나, 표시용량의 증가로, D/A 변환 회로의 수가 증가하여, 구동 회로부 영역을 줄이는 것이 실제로 요구되고 있다.
여기서, 일반적으로 사용되는 컴퓨터 표시 해상도의 예를 이하 화소의 수와 규격명으로 설명한다.
화소의 수(가로×세로) : 규격명
640 × 400 : EGA
640 × 480 : VGA
800 × 600 : SVGA
1024 × 768 : XGA
1280 × 1024 : SXGA
예를 들어, XGA 규격(1024×768 화소)을 예로서 설명하는 경우에, 이전의 구동 회로에서, 1024 라인 각각에 대해 D/A 변환기가 요구된다.
최근 들어, 퍼스널 컴퓨터의 분야에서, 표시 상에 나타나지는 다수의 상이한 특성을 야기시키는 소프트웨어가 광범위하게 사용되기 때문에, VGA 또는 SVGA 규격보다 높은 해상도를 갖는 XGA 또는 SXGA 규격이 일반화되고 있다.
또한, 높은 해상도를 갖는 상기 언급된 액정 표시 장치는 퍼스널 컴퓨터에서의 데이터 신호의 표시기로 보다 텔레비전 신호의 표시기로서 사용되고 있다.
최근, 고선명 TV(HDTV) 또는 확장 선명 TV(EDTV)로서 멋진 화상 질을 실현하도록, 1 화상에 대한 영상 데이터는 종래 TV의 영상 데이터의 몇 배가 된다. 그러나, 조망의 용이함이 향상되고 화면이 대형화되면서 1 표시 장치상에 다수의 화상을 표시하는 것이 가능해져, 대형화면 및 높은 계조가 점차적으로 요구되고 있다.
미래의 디지탈 상영을 위한 TV(ATV)의 표시 해상도 기준으로서, 1920 × 1080 규격의 화소가 유력하고, 구동 회로부의 영역을 줄이는 것이 급격히 요구되고 있다.
그러나, 상기 언급된 것처럼, D/A 변환 회로의 점유 영역이 크기 때문에, 화소 수가 증가함에 따라, 구동 회로부의 영역이 두드러지게 커져, 액정 표시 장치의 소형화를 방해한다.
본 발명은 앞서 말한 문제점 때문에 구성된 것으로, 본 발명의 목적은 소형 반도체 표시 장치, 특히 구동 회로부에서 D/A 변환 회로의 점유 영역을 감소시킴으로써 액정 표시 장치를 제공하는 것이다.
본 발명의 일면에 따라, 반도체 표시 장치는 다수의 D/A 변환 회로를 포함하는 D/A 변환 회로부를 포함하고, 다수의 D/A 변환 회로 각각은 메모리 회로에서 공급된 디지탈 계조 신호의 아날로그 변환을 순차적으로 행한다. 상기 목적은 본 장치로 달성된다.
메모리 회로는 다수의 래치 회로를 포함할 수 있다.
본 발명의 또다른 면에 따라, 반도체 표시 장치는 m개의 x-bit 디지탈 계조 신호를 저장하기 위한 메모리 회로(m과 x는 자연수), 메모리 회로로부터 공급된 m개의 x-bit 디지탈 계조 신호의 아날로그 변화를 위해 그리고 소스 신호 라인에 아날로그 신호의 공급을 위한 D/A 변환 회로부를 포함하고, D/A 변환 회로부는 n개의 D/A 변환 회로(n은 자연수이다)를 포함하고, n개의 D/A 변환 회로 각각은 해당 m/n 소스 신호 라인에 변환된 신호를 공급하기 위한 m/n x-bit 디지탈 계조 신호의 아날로그 변환을 순차적으로 행한다.
메모리 회로는 다수의 래치 회로를 포함할 수 있다.
본 발명의 또다른 면에 따라, 반도체 표시 장치의 구동 방법은 1 라인에 대해 m개의 x-bit 디지탈 계조 신호를 저장하기 위한 단계 및, 해당 m/n 소스 신호 라인에 변환된 신호를 전송하기 위해 각각의 n개의 D/A 변환 회로에 의해(n은 자연수) 1 라인 기간에서 m/n x-bit 디지탈 계조 신호를 아날로그 변환을 순차적으로 행하게 된다. 상기 목적은 본 방법에 의해 달성된다.
본 발명의 또다른 면에 따라, 반도체 표시 장치 구동 방법은 시프트 레지스터로부터의 타이밍 신호에 의해 m개의 x-bit 디지탈 계조 신호를 검사하고 저장하기 위한 단계(m 과 x는 자연수) 및, 해당 m/n 소스 신호 라인에 계조 전압을 전송하기 위해 n개의 D/A 변환 회로(n은 자연수) 각각에 의해 m/n x-bit 디지탈 계조 신호의 아날로그 변환을 행하는 단계를 포함한다.
일본 특허 출원 No.9-344351호는 참고로 이하 공개되는 D/A 변환 회로를 공개했다. 또한, 일본 특허 출원 No.9-365054호는 D/A 변환 회로 및 이하 참고로 공개되는 반도체 장치를 공개했다. 또한, 일본 특허 출원 No. 10-100638호는 반도체 표시 장치 및 이하 참고로 공개되는 반도체 표시 장치에 대한 구동 회로를 공개했다.
도 1은 종래의 디지탈 계조 반도체 표시 장치의 개략도이다;
도 2는 본 발명의 실시예에 따른 반도체 표시 장치의 개략도이다;
도 3은 본 발명의 실시예에 따른 반도체 표시 장치의 소스 신호 라인의 타이밍 차트를 나타낸 것이다;
도 4는 본 발명의 실시예에 따른 D/A 변환부의 구조도이다;
도 5는 본 발명의 실시예에 따른 D/A 변환부의 타이밍 차트를 나타낸 것이다;
도 6A 내지 6D는 본 발명의 실시예에 따른 반도체 표시 장치의 제작 단계를 나타낸 것이다 ;
도 7A 내지 7D는 본 발명의 실시예에 따른 반도체 표시 장치의 제작 단계를 나타낸 것이다 ;
도 8A 내지 8C는 본 발명의 실시예에 따른 반도체 표시 장치의 제작 단계를 나타낸 것이다 ;
도 9는 본 발명의 실시예에 따른 반도체 표시 장치의 단면도이다 ;
도 10A 내지 10C는 본 발명의 실시예에 따른 반도체 표시 장치의 상부도 및 측면도이다 ;
도 11은 본 발명의 실시예에 따른 반도체 표시 장치의 액티브 매트릭스 기판의 단면도이다 ;
도 12는 본 발명의 실시예에 따른 반도체 표시 장치의 액티브 매트릭스 기판의 단면도이다 ;
도 13A 내지 13F는 본 발명의 반도체 표시 장치가 제공된 반도체 장치의 일례를 나타낸 것이다 ;
도 14는 본 발명의 실시예에 따른 반도체 표시 장치의 부분적 구조도이다 ;
도 15는 본 발명의 실시예에 따른 반도체 표시 장치의 회로 구성도이다 ;
도 16은 본 발명의 실시예에 따른 선택 회로(스위치 회로)의 회로 구조도이다 ;
도 17은 본 발명의 실시예에 따른 선택 회로(스위치 회로)의 회로 구조도이다 ;
도 18은 본 발명의 실시예에 따른 선택 회로(스위치 회로)의 타이밍 차트이다 ;
도 19는 본 발명의 실시예에 따른 반도체 표시 장치의 사진이다 ;
도 20은 CGS의 TEM 사진이다 ;
도 21은 고온 다중규소의 TEM 사진이다 ;
도 22A 및 22B는 CGS 및 고온 다중규소의 전자 빔 회절 격자 무늬를 나타내는 사진이다 ;
도 23A 및 23B는 CGS 및 고온 다중규소의 TEM 사진이다.
* 도면의 주요부분에 대한 부호의 설명*
201 : 소스 신호 라인측 시프트 레지스터 202 : 주소 디코더
203, 204 : 래치 회로 205 : 래치 펄스 라인
206 : 신호 라인 207, 208 : D/A 변환 회로
209, 210 : 스위치 회로 211 : 소스 신호 라인
212 : 게이트 신호 라인측 시프트 레지스터 213 : 주사 라인
214 : 화소 TFT
(실시예 1)
본 실시예는, 소스 신호 라인측에서의 구동 회로(구동기)에서, 1개의 D/A 변환 회로가 4개 소스 신호 라인마다 제공되어, 구동 회로에서 D/A 변환 회로에 따른 점유 영역을 줄일 수 있다.
본 실시예에서는, 예로써 1920×1080의 표시 해상도를 갖는 액정 표시 장치를 설명한다. 도 2를 참조한다. 도 2는 본 실시예의 액정 표시 장치의 개략도이다. 참조 부호 201은 소스 신호 라인측 시프트 레지스터를 나타내고, 202는 래치 회로(203)(LAT1.0 내지 LAT1.1919)에 디지탈 계조 신호를 공급하는 주소 디코더를 나타낸다. 본 실시예에서, 4-bit 디지탈 계조에 대한 구동 회로를 예로 설명했지만, 본 발명은 이것에 제한을 두지 않고, 6-bit, 8-bit, 또는 다른 디지탈 계조 구동 회로에 적용할 수 있다.
참조 부호 204는 래치 펄스 라인(205)으로부터 래치 펄스에 기초하여 한꺼번에 LAT1 그룹 LAT1.0 내지 LAT1.1919로부터 전송된 데이터를 저장하는 래치 회로(LAT2.0 내지 LAT2.1919)를 나타낸다. 신호 라인(206)은 LAT2 그룹 LAT2.0 내지 LAT2.1919로부터 하단으로 계조 신호를 공급한다. 본 실시예에서, 4-bit 디지탈 계조 신호를 처리하기 때문에, 4개 신호 라인(206)이 LAT2 그룹의 각각으로 연장된다. 참고 문자가 신호 라인(206)에 순차적으로 부여되지만, 도 2에서는 생략한다.
도 14는 LAT2 그룹에서부터 도 2에서의 소스 신호 라인(211)을 나타낸다. L0.0 내지 L3.3 참고 문자는 신호 라인(206)에 부여된 것으로 추측된다. 신호 라인(206)을 나타내는 참고 문자 La.b에서, "a"는 LAT2 그룹에서의 래치 회로의 수를 나타내고, "b"는 0 내지 3에 따른 상위 bit로부터 하위 bit의 수를 나타낸다.
유사하게, 모든 신호 라인은 L0.0 내지 L1919.3의 참고 문자가 부여된다.
207로 표시된 부분(점선부)은 D/A 변환 회로(208), 스위치 회로(209)(점선부), 및 스위치 회로(210)(점선부)를 포함하는 D/A 변환부이다. 참조 부호 211은 참고 문자 S0 내지 S1919로 부여된 소스 신호 라인은 나타낸다.
D/A 변환부(207)에, 1개 D/A 변환 회로(208)가 LAT2 그룹의 4개 래치 회로(즉, LAT2 그룹 LAT0 내지 LAT2.1919에 연결된 신호 라인 L0.0 내지 L1919.3의 각 16개의 라인)마다 그리고 S0 내지 S1919 신호 라인의 4개 라인마다 공급된다. 따라서, 본 실시예에서는, 480(=1920/4) D/A 변환기 회로(208)가 제공된다. 도 2에서, 가장 왼쪽의 D/A 변환 회로(208)에 연결된 스위치 회로(209)는 LAT2 그룹의 4개 래치 회로중에 1개의 래치 회로로부터 bit 신호를 순차적으로 선택한다. 스위치 회로(210)는 소스 신호 S0 내지 S3중 하나를 선택한다.
참조 부호 212는 주사 라인(213)에 주사 신호를 공급하는 게이트 신호 라인측 시프트 레지스터를 나타낸다. 참조 부호 214는 화소 TFT를 나타내고, 각각은 전극, 액정 물질 등과 함께 화소를 구성한다.
다음, 본 실시예의 반도체 표시 장치를 설명한다.
먼저, 디지탈 계조 신호가 소스 신호 라인측 시프트 레지스터(201)로부터의 타이밍 신호에 따라 디지탈 디코더(202)로부터의 LAT1 그룹으로 순차적으로 기록된다.
LAT1 그룹으로 디지탈 게조 신호의 기록이 대략 종결되는 시간이 1 라인 기간이다. 즉, 1 라인 기간은 디지탈 디코더로부터 도 1에서의 가장 왼쪽 래치 회로 LAT1.0 속으로 계조 신호의 기록 시작점과 디지탈 디코더로부터 가장 오른쪽의 래치 회로 LAT1.1919 속으로 계조 신호의 기록의 최종점 사이의 시간 간격이다.
LAT1 그룹으로 계조 신호의 기록이 끝난 후에, LAT1 그룹에 기록된 계조 신호가 래치 펄스 라인(205)에 공급된 래치 펄스와 동시에 LAT2 그룹에 한꺼번에 전송된다. LAT2 그룹은 계조 신호를 저장하고 신호 라인(206)에 계조 신호를 전송한다.
LAT2 그룹으로 계조 신호의 전송이 완료된 LAT1 그룹으로, 디지탈 디코더(202)에 공급된 계조 신호의 기록이 소스 신호 라인측 시프트 레지스터(201)로부터의 신호에 따라 다시 순차적으로 행해진다.
다음, 신호 라인(206)에 공급된 계조 신호가 D/A 변환 회로부(207)에 따라 계조 전압으로 변환되고 소스 신호 라인 S0 내지 S1919로 전송되는 작동 설명을 하며, 예로써, 도 2에 나타낸 가장 왼쪽의 스위치 회로(209), D/A 변환 회로(208), 및 스위치 회로(210)를 사용한다.
다시 도 14를 참고한다. 계조 신호가 LAT1 그룹으로 다시 순차적으로 기록되는 1 기간동안, 1 라인 기간은 D/A 변환부(207)에서 4개 부분으로 분할되고, 스위치 회로(209)의 4개 스위치가 신호 라인 L0.0 내지 L0.3, L1.0 내지 L1.3, L2.0내지 L2.3, 및 L3.0 내지 L3.3에 순차적으로 연결된다. 즉, 제 1의 4 라인 기간에서, 스위치 회로(209)의 4개 스위치는 래치 회로로부터 L0.0 내지 L0.3 신호 라인을 동시에 선택하고, 스위치 회로(210)는 소스 신호 라인 S0을 선택한다. 이 사이에, 래치 회로 LAT2에 공급된 4 비트의 계조 신호가 동시에 D/A 변환 회로(208)로 입력되고, 계조 신호가 D/A 변환 회로(208)에 따라 아날로그 계조 전압으로 변환된 후, 계조 전압이 소스 신호 라인 S0에 전송된다. 한편, 계조 신호가 래치 회로 LAT2.1 내지 LAT2.3으로부터 신호 라인 L1.0 내지 L3.3에 연속적으로 공급되지만, 스위치 회로(209)는 신호 라인 L1.0 내지 L3.3을 선택하지 않는다. 이 사이에, 스위치 회로(210)는 소스 신호 라인 S1 내지 S3을 선택하지 않는다.
다음, 다음의 제 4 라인 동안, 스위치 회로(209)의 4개 스위치들이 래치 회로 LAT2.1으로부터 동시에 신호 라인 L1.0 내지 L1.3을 선택하고, 스위치 회로(210)는 소스 신호 라인 S1을 선택한다. 이 사이에, 래치 회로 LAT2.1에 공급된 계조 신호는 D/A 변환 회로(208)에 따라 계조 전압으로 변환되고, 계조 전압이 소스 신호 라인 S1에 전송된다. 한편, 이 사이에, 계조 신호가 래치 회로 LAT2.0, LAT2.2, 및 LAT2.3으로부터 신호 라인 L0.0 내지 L0.3, L2.0 내지 L2.3, 및 L3.0 내지 L3.3에 연속적으로 공급되고, 스위치 회로(209)는 신호 라인 L0.0 내지 L0.3, L2.0 내지 L2.3, 및 L3.0 내지 L3.3을 선택하지 않는다. 이 사이에, 스위치 회로(210)는 소스 신호 라인 S0, S2 및 S3을 선택하지 않는다.
또한, 다음 제 4 라인 동안, 스위치 회로(209)의 4개 스위치는 래치 회로 LAT2.2로부터 동시에 신호 라인 L2.0 내지 L2.3을 선택하고, 스위치 회로(210)는 소스 신호 라인 S2를 선택한다. 이 사이에, 래치 회로 LAT2.2에 공급된 계조 신호는 D/A 변환 회로(208)에 따라 계조 전압으로 변환되고 난후, 계조 전압은 소스 신호 라인 S2에 전송된다. 한편, 이때, 계조 전압은 래치 회로 LAT2.0, LAT2.1, LAT2.3으로부터 신호 라인 L0.0 내지 L0.3, L2.0 내지 L2.3, 및 L3.0 내지 L3.3에 연속적으로 공급되어, 스위치 회로(209)는 신호 라인 L0.0 내지 L0.3, L2.0 내지 L2.3, 및 L3.0 내지 L3.3을 선택하지 않는다. 이 사이에, 스위치 회로(210)는 소스 신호 라인 S0, S1 및 S3 을 선택하지 않는다.
또한, 다음 제 4 라인 동안(즉, 1 라인 기간의 최종 제 4 라인 기간),스위치 회로(209)의 4개 스위치는 래치 회로 LAT2.3으로부터 동시에 신호 라인 L3.0 내지 L3.3을 선택하고, 스위치 회로(210)는 소스 신호 라인 S3을 선택한다. 이 사이에, 래치 회로 LAT2.3에 공급된 계조 신호가 D/A 변환 회로(208)에 따라 계조 전압으로 변환되고 난 후, 계조 전압이 소스 신호 라인 S3에 전송된다. 한편, 이 사이에, 계조 신호는 래치 회로 LAT2.0, LAT2.1, 및 LAT2.3으로부터 신호 라인 L0.0 내지 L0.3, L1.0 내지 L1.3, 및 L2.0 내지 L2.3에 연속적으로 공급되어, 스위치 회로(209)는 신호 라인 L0.0 내지 L0.3, L1.0 내지 L1.3, 및 L2.0 내지 L2.3을 선택하지 않는다. 이 사이에, 스위치 회로(210)는 소스 신호 라인 S0 내지 S2를 선택하지 않는다.
앞서 말한 작동에 따라, 계조 전압이 각각의 제 4 라인 기간에 순차적으로 소스 신호 라인 S0 내지 S3에 전송된다. 전압은 소스 신호 라인에 전송된 계조 전압과 게이트 신호 라인측 시프트 레지스터(212)로부터 주사 라인(213)에 공급된 주사 신호에 따라 화소 TFT에 순차적으로 인가되고 화소가 스위치 된다.
앞서 말한 작동은 래치 회로 LAT2.0 내지 LAT.1919의 각각의 4개에 대해 동시에 행해진다.
1 라인 동안 소스 신호 라인으로 계조 신호의 전송이 완료될 때, LAT1 그룹으로 새로운 계조 신호의 기록이 종결되어, LAT1 그룹에 기록된 계조 신호가 래치 펄스 라인(205)로부터의 래치 펄스에 따라 LAT2 그룹에 다시 한꺼번에 전송된다. LAT2 그룹은 새로운 계조 신호를 저장하고, 신호 라인(206)에 계조 신호를 공급을 지속한다.
그후, 상기 언급된 것처럼, 스위치 회로(209) 및 스위치 회로(210)가 신호 라인(206)의 신호 라인 L0.0 내지 L3.3과 소스 신호 라인 S0 내지 1919를 선택하기 시작한다.
도 3은 소스 신호 라인 S0 내지 1919에 전송된 데이터의 타이밍을 나타낸다. 아날로그 계조 전압이 소스 신호 라인 S0 내지 1919에 실제적으로 인가되었지만, 도 3은 계조 전압이 인가된 타이밍만을 나타낸다.
앞서 말한 작동은 1 화면의 화상을 형성하도록 전체 선택된 주사 라인에 대해서 수행된다. 상기 1 화상의 형성은 1분에 60회 실시된다.
여기서, D/A 변환부(207)의 회로 구조를 도 4를 참조하여 설명한다. 설명의 편의를 위해서, 도 2가 단지 가장 왼쪽 스위칭 회로(209), D/A 변환 회로(208), 및 스위칭 회로(210)를 나타냈지만, 480개의 회로 각각은 도 4에 나타낸 것과 동일한 구조로 제공된다. 그 밖에, 설명의 편의를 위해서, 스위치 회로(209)는 논리 회로 기호로 표시된다. 잘 알려진 D/A 변환 회로가 D/A 변화 회로(208)로 사용될 수 있기 때문에, 그의 설명은 여기서 생략한다.
스위치 회로(209)는 4개 신호 라인 LS0 내지 LS3, 16개의 2-입력 NAND 회로(N0 내지 N15), 및 4개 4-입력 NAND 회로(4inN0 내지 4inN3)를 포함한다. 스위치 회로(210)는 8개의 신호 라인 SS0 내지 SS3 및 반전 SS0 내지 반전 SS3, 및 N-채널 TFT 및 P-채널 TFT로 구성된 4개 아날로그 스위치(ASW0 내지 ASW3)를 포함한다.
도 4에 나타낸 것처럼, LAT2 그룹으로부터의 신호 라인 L0.0 내지 L3.3과 신호 라인 LS0 내지 LS3이 2-입력 NAND(N0-N15)에 입력된다. LDEMF 16개의 2-입력 NAND(N0-N15)의 출력은 4개의 4-입력 NAND(4inN0-4inN3)에 입력된다.
4개의 4-입력 NAND의 출력은 D/A 변환 회로(208)에 입력된다.
D/A 변환 회로로부터의 출력은 4개 아날로그 스위치(ASW0 내지 ASW3)로 입력된다. 4개 아날로그 스위치는 신호 라인 SS0 내지 SS3 및 반전 SSO 내지 반전 SS3로부터의 신호에 따라 제어된다.
앞서 말한 구조는 모든 래치 회로 LAT2(LAT2.0 내지 LAT2.1919) 4개마다 제공된다.
도 5는 각각의 신호 라인에 입력된 신호의 타이밍 차트를 나타낸다. 4-bit 디지탈 계조 신호는 LAT2 그룹으로 입력된다(LAT2.0 내지 LAT2.1919). LAT2 그룹으로 입력된 계조 신호는 1 라인 기간 마다 새로운 계조 신호로 재기록된다.
제 4 라인 기간마다 신호 라인 LS0 내지 LS3이 순차적으로 하이 신호로 입력되기 때문에, LAT2 그룹에 공급된 4-bit 디지탈 계조 신호가 제 4 라인 기간마다 D/A 변환 회로(208)로 순차적으로 입력된다.
D/A 변환 회로(208)에 입력된 디지탈 계조 신호는 아날로그 계조 전압으로 변환되고 계조 전압은 하부 아날로그 스위치 ASW0 내지 ASW3으로 입력된다. 아날로그 스위치 ASW0 내지 ASW3은 신호 라인 SS0 내지 SS3 및 이들의 변환 신호 라인 SS0 내지 SS3에 따라 제어된다. 아날로그 스위치 ASW0 내지 ASW3을 순차적으로 개방함으로써, 계조 전압이 제 4 라인 기간마다 소스 신호 라인 S0 내지 S3에 순차적으로 공급된다.
앞서 말한 작동은 LAT2 그룹으로부터 모든 계조 신호에 대해 실시되고, 계조 전압은 모든 해당 소스 신호 라인에 전송된다. 아날로그 계조 전압이 소스 신호 라인 S0 내지 S1919에 실제적으로 인가되었지만, 도 3은 계조 전압이 공급된 시기만을 나타낸다.
상기 방법으로, 1 라인에 대한 화소 TFT의 턴 온이 행해진다. 상기 작동은 1 화면의 화상(1 프레임)이 행해지도록 모든 선택된 주사 라인(1080 라인)에 대해 행해진다. 1 화면의 상기 형성은 1분에 60회가 행해진다.
본 실시예에서, 1화면의 형성이 1분에 60회가 행해지기 때문에, 1 프레임 기간은 1/60 = 16.7 msc이다. 1 라인 기간은 1/60/1080=15.4μsec이고, 각각의 화소 구동 기간은 1/60/1080/4=3.86μsec이다. 고속 구동을 행할 수 있는 화소 TFT에 대해 요구되는 특성은 30 cm2/VS 이상의 캐리어 이동도이다. 이하 설명될 실시예 2에서, 높은 수행력 TFT를 실현시킬 수 있는 반도체 장치 제작 방법을 설명한다.
본 실시예의 구동 회로에 따르면, 구동 회로에 넓은 면적을 차지하는 D/A 변환 회로의 수가 종래의 구동 회로에서의 1/4로 구성될 수 있기 때문에, 스위치 회로의 증가를 고려하더라도, 반도체 표시 장치의 소형화를 실현시킬 수 있다.
본 실시예에서, D/A 변환 회로의 수가 종래의 구동 회로의 1/4로 구성되더라도, 본 발명에서, D/A 변환 회로의 수는 다른 수로 변경될 수 있다. 예를 들어서, 1개 D/A 변환 회로가 8개 소스 신호 라인에 할당되는 경우, 본 실시예의 반도체 표시 장치에서, D/A 변환 회로의 수는 240이 되어, 구동 회로의 영역의 감소를 또한 실현시킬 수 있다. 이처럼, 본 실시예는 많은 소스 신호 라인을 1개 D/A 변환 회로에 할당하는 방법에 제한을 두지 않는다.
따라서, 본 발명의 반도체 표시 장치가 m개 소스 신호 라인(m은 자연수)(다른 말로, 화소의 수(가로×세로)가 m×임의의 수인 경우에)를 갖는 경우에, m개의 x-bit 디지탈 계조 신호(x는 자연수)가 1 라인에 대해 공급된다. 이 경우에, 본 발명의 반도체 표시 장치가 n개의 D/A 변환 회로(n은 자연수)를 갖는 D/A 변환 회로를 포함하는 경우, 각각의 D/A 변환 회로는 아날로그 신호로 m/n 개의 디지탈 계조 신호를 순차적으로 변환시키고, 해당 m/n 소스 라인에 아날로그 신호를 공급한다. 다지탈 계조 신호의 bit 수에 해당하는 D/A 변환 회로를 사용하는 것이 적합하다.
(실시예 2)
본 실시예에서는, 실시예 1에 사용된 구동 회로를 갖춘 액정 표시 장치의 제작 방법을 설명한다.
본 실시예에서, 예로 다수의 TFT를 절연 표면을 갖춘 기판상에 형성하고, 화소 매트릭스 회로 및 구동 회로를 포함하는 주변 회로를 모놀리식으로 형성하는 것을 도 6 내지 9를 참조하여 설명한다. 본 실시예에서는 기본 회로로 CMOS 회로를 구동 회로와 같은 주변 회로를 예로서 나타낸다. 본 실시예에서는, 각각 1개의 게이트 전극을 포함하는 P-채널 TFT 및 N-채널 TFT 회로의 제작 단계를 설명하지만, 이중 게이트형과 같은, 다수의 게이트 전극을 포함하는 TFT로 구성된 CMOS 회로를 동일한 방식으로 제작할 수 있다.
도 6A 내지 6D를 참조한다. 먼저, 석영 기판(601)을 절연 표면을 갖춘 기판으로서 마련한다. 석영 기판 대신에, 열산화막을 형성한 규소 기판이 사용될 수 있다. 또한, 석영 기판상에 일시적으로 비정질 규소막을 형성하고 상기 막을 절연막을 형성하도록 열적으로 완전히 산화시키는 방식을 사용할 수 있다. 또한, 각각 절연막으로서 형성된 질화 규소막을 갖는 석영 기판, 세라믹 기판, 또는 규소 기판이 사용될 수 있다.
참조 부호 602는 비정질 규소막을 나타내고, 최종 막 두께(열 산화에 따른 막 감소를 고려한 후 결정된 막두께)가 10 내지 75 nm(바람직하게는 15 내지 45nm)가 되도록 조절한다. 막 형성시에, 막내에 불순물 농도를 정확히 조절하는 것이 중요하다.
비정질 규소막의 막 형성시에, 비정질막 내에 불순물 농도를 정확히 조절하는 것이 중요하다. 본 실시예의 경우에, 비정질 규소막(602)내에 결정화를 차단하는 불순물인, C(탄소) 및 N( 질소) 각각의 농도가 5×1018atoms/cm3이하(일반적으로 5×1017atoms/cm3이하, 바람직하게는 2×1017atoms/cm3이하)가 되도록 조절하고, O(산소)의 농도는 1.5×1018atoms/cm3이하(일반적으로는 1×1018atoms/cm3이하, 바람직하게는 5×1017atoms/cm3이하)가 되도록 조절한다. 어떠한 불순물 중의 농도가 상기 값을 초과하는 경우, 불순물은 차후 결정화에서 악영향을 미칠 수 있고 결정화 후에 막질을 저하시키는 원인이 될 수 있다. 본 명세서에서, 막내에 불순물의 앞서 말한 농도는 SIMS(이차 이온 질량 분석기)의 측정 결과의 최소치로서 한정된다.
상기 구조를 얻기 위해서, 본 실시예에서 사용되는 저압 CVD 노(furnace) 드라이 클리닝을 주기적으로 행하여 막성장 챔버를 청소하는 것이 바람직하다. 막 성장 챔버의 드라이 클리닝은 약 200 내지 400℃로 가열된 노 속으로 100 내지 300 scm의 ClF3가스를 흘려 보냄으로써 그리고 열분해에 의해 생성된 불소를 사용함으로써 행해진다.
본 발명자의 경험에 따라, 노에서의 온도가 300℃이고 ClF3(플루오르화 염소) 가스의 흐름이 300 scm인 경우에, 4 시간 동안 2㎛ 두께의 외피(주성분으로 규소를 함유한)를 완전히 제거하는 것이 가능하다.
비정질 규소막(602)내에 수소의 농도 또한 매우 중요한 변수로, 수소 함량이 낮은 경우에, 우세한 결정성이 얻어진다. 따라서, 저압 CVD 방법으로 비정질 규소막을 형성하는 것이 바람직하다. 플라즈마 CVD법은 또한 막 형성 상태가 최적화 될 때 사용 가능하다.
다음, 비정질 규소막(602)이 결정화된다. 일본 특허 공개 공보 No. Hei. 7-130652호에 공개된 기술을 결정화 방법으로서 사용된다.
공보에 공개된 실시예 1 및 실시예 2 모두가 사용 가능하지만, 본 실시예에서는, 공보 제 2 실시예에서의 기술 항목(일본 특허 공개 공보 No. Hei.8-78329호에 상세하게 설명된)의 제 4 구성을 사용하는 것이 바람직하다.
일본 특허 공개 공보 No. Hei.8-78329호에 공개된 기술에 따라, 먼저 촉매 원소의 첨가 영역을 선택하기 위한 마스크 절연막(603)을 형성한다. 마스크 절연막(603)은 촉매 원소의 첨가를 위해 다수의 개구부를 갖는다. 촉매 영역의 위치는 개구부의 위치에 따라 결정된다.
비정질 규소막의 결정화를 용이하게 하기 위한 촉매 원소로서 니켈(Ni)을 함유한 용액이 Ni 함유층(604)을 형성하기 위해 스핀 코팅법으로 가해진다. 촉매 원소로, 코발트(Co), 철(Fe), 팔라듐(Pd), 게르마늄(Ge), 백금(Pt), 구리(Cu), 금(Au)등이 니켈 외에 사용될 수 있다(도 6A).
촉매 원소의 앞서 말한 첨가 단계로서, 레지스트 마스크를 사용하는 이온 주입법 또는 플라즈마 도핑법이 사용될 수 있다. 이 경우에, 첨가 영역의 점유 영역을 줄이기 쉽고 측면 성장 영역의 성장 거리 제어가 용이하기 때문에, 상기 방법은 미세한 회로를 형성할 때 효과적인 기술이 된다.
다음, 촉매 원소의 첨가 단계가 완성된 후에, 수소 제거가 1 시간 동안 약 450℃에서 행해진 후, 비활성 가스 분위기, 수소 분위기, 또는 비정질 규소막(602)을 결정화하기 위해 4 내지 24 시간 동안 500 내지 700℃의 온도(일반적으로는 550 내지 650℃)에서 산소 분위기에서 가열 처리를 행한다. 본 실시예에서, 가열 처리는 570℃에서, 14시간 동안 질소 분위기에서 행해진다.
이때, 비정질 규소막(602)의 결정화가 니켈이 첨가된 영역(605, 606)에서 생성된 핵으로부터 먼저 처리되고, 기판(601)의 표면에 거의 평행하게 성장한 결정 영역(607, 608)이 형성된다. 결정 영역(607, 608)을 각각 측면 성장 영역이라 칭한다. 측면 성장 영역에서 각각의 결정들이 비교적 균일한 상태로 집결되기 때문에, 측면 성장 영역은 전체 결정성이 우세하다는 장점이 있다(도 6B).
부수적으로, 상기 언급된 일본 특허 공개 공보 No. Hei.7-130652호의 실시예 1의 제 4 구성 기술이 사용되는 경우에도, 측면 성장 영역이라 부릴 수 있는 영역이 초소형으로 형성된다.
그러나, 표면에서의 핵 생성이 불규칙하게 이루어지기 때문에, 결정 입계를 제어하기가 어렵다.
결정화를 위한 가열 처리 종결 후에, 마스크 절연막(603)이 제거되고 패터닝이 실시되어, 측면 성장 영역(607, 608)으로 구성된 섬형 반도체층(활성층)(609, 610, 611)이 형성된다(도 6C).
여기서, 참조 부호 609는 CMOS 회로를 구성하는 N-형 TFT의 활성층을 나타내고, 610은 CMOS 회로를 구성하는 P-형 TFT의 활성층을 나타내고, 611은 화소 매트릭스 회로를 구성하는 N-형 TFT(화소 TFT)의 활성층을 나타낸다.
촬성층(609, 610, 611)을 형성한 후에, 규소를 함유한 절연막으로 구성된 게이트 절연막(612)이 그 위에 형성된다.
다음, 도 6D에 나타낸 것처럼, 촉매 원소(니켈)를 제거 또는 감소시키기 위한 가열 처리(촉매 원소에 대한 가열 처리)가 행해진다. 상기 가열 처리시에, 할로겐 원소가 처리 분위기에 함유되어 할로겐 원소에 따른 금속성 원소에 대한 게더링 효과가 이용된다.
할로겐 원소에 의한 게더링 효과를 충분히 얻기 위해서, 700℃를 초과하는 온도에서 상기 가열 처리를 행하는 것이 바람직하다. 온도가 700℃ 이하일 때는, 처리 분위기 속에서의 할로겐 혼합물 분해가 어려워져, 게더링 효과를 얻기 어렵게 될 수 있다.
따라서, 본 실시예에서의, 가열 처리는 700℃를 초과하는 온도, 바람직하게는 800 내지 1000℃(일반적으로 950℃)에서 행해지고, 처리 시간은 0.1 내지 6시간, 일반적으로는 0.5 내지 1 시간이다.
본 실시예에서는, 예로서 가열 처리를 30 분간 950℃에서 0.5 내지 10 vol%(본 실시예에서는, 3 vol%)의 염화 수소(HCl)를 함유하는 산소 분위기에서 실시한다. HCl의 농도가 상기 언급된 농도보다 높은 경우, 막 두께에 해당하는 울퉁불퉁함이 활성층(609, 610, 611)의 표면에 형성된다. 따라서, 이러한 높은 농도는 바람직하지 않다.
예로 할로겐 원소를 함유한 혼합물로서 HCl 가스를 설명했지만, 일반적으로 HF, NF3, HBr, Cl2, ClF3, BCl3, F2, 및 Br2와 같은 할로겐을 함유하는 혼합물로부터 선택된 일종 또는 다종의 가스가 HCl 가스 외에 사용될 수 있다.
상기 단계에서는, 활성층(609, 610, 611) 내에 니켈이 염소의 작용에 의해 게더링하고 공기 속으로 분해되는 휘발성 염화 나켈로 변형시키는 방식으로 니켈을 제거되는 것으로 추측된다. 상기 단계에 따라, 활성층(609, 610, 611)에서의 니켈 농도가 5×1017atoms/cm3이하로 낮아진다.
부수적으로, 5×1017atoms/cm3값은 SIMS(이차 이온 질량 분석기) 검출의 최저 한계치이다. 본 발명자에 의해 실험적으로 생산된 TFT의 분석 결과에 따라, 농도가 1×1018atoms/cm3이하(바람직하게는 5×1017atoms/cm3이하)인 경우, TFT 특성상에서 니켈의 영향력은 확인할 수 없다. 그러나, 본 명세서에서 불순물의 농도는 SIMS 분석의 측정 결과에서의 최소값으로 한정된다는 것을 주목해야 한다.
상기 가열 처리에 따라, 게이트 절연막(612)과 활성층(609, 610, 611) 사이의 계면에서 열 산화 반응이 진행되어, 게이트 절연막(612)의 두께가 열 산화막의 두께에 따라 증가된다. 열 산화막을 상기 방식으로 형성할 때, 매우 낮은 계면 준위를 갖는 반도체/절연막의 계면을 얻는 것이 가능하다. 또한, 활성층의 단부에 열 산화막의 열악한 형성(엣지 시닝(thinning))을 방지하는 효과가 있다.
촉매 원소의 게더링 공정은 마스크 절연막(603)을 제거한 후에 그리고 활성층을 패터닝 하기전에 실행할 수 있다. 또한, 촉매 원소의 게더링 공정은 활성층을 패터닝한 후에 실시할 수 있다. 뿐만 아니라, 어떠한 게더링 공정의 조합도 가능하다.
또한, 상기 언급된 할로겐 분위기에서의 가열 처리를 행하고 난후에, 1시간 동안 약 950℃에서 게이트 절연막(612)의 막질을 향상시키기 위해 질소 분위기에서 가열 처리를 행한다.
부수적으로, 1×1015내지 1×1020atoms/cm3의 농도를 갖는 게더링 공정에 사용되는 할로겐 원소가 활성층(609, 610, 611)에 남아 있는 것이 SIMS 분석으로 확인되었다.
또한, 이때에 고농도인 앞서 말한 할로겐 원소가 활성층(609, 610, 611)과 가열 처리에 의해 형성된 열 산화막 사이에 분포되는 것이 SIMS 분석에 의해 확인되었다.
다른 원소의 SIMS 분석 결과에 따라, 일반적인 불순물로서 C(탄소), N(질소), O(산소) 및 S(황산)의 농도가 5×1018atoms/cm3(일반적으로 1×1018atoms/cm3이하)이하인 것으로 확인되었다.
다음, 주성분으로서 알루미늄을 함유한 도시되지 않은 금속막이 형성되고, 차후 게이트 전극의 원형(613, 614, 615)이 패터닝에 의해 형성된다. 본 실시예에서, 2 wt%의 스칸듐을 함유하는 알루미늄막이 사용된다(도 7A).
부수적으로, 불순물이 첨가된 다결정성 규소막이, 주성분으로서 알루미늄을 함유한 금속막 대신에, 게이트 전극으로 사용될 수 있다.
다음, 일본 특허 공개 공보 No. Hei. 7-135318호에 공개된 기술에 따라, 다공성 양극 산화막(616, 617, 618), 비다공성 양극 산화막(619, 620, 621), 및 게이트 전극(622, 623, 624)이 형성된다(도 7B).
도 7B에 나타낸 상태가 상기 방법으로 얻어진 후, 게이트 절연막(612)을 게이트 전극(622, 623, 624), 및 마스크로서 다공성 양극 산화막(616, 617, 618)을 사용함으로써 에칭한다. 그후 다공성 양극 산화막(616, 617, 618)을 도 7C에 나타낸 상태를 얻도록 제거한다. 부수적으로, 도 7C에서 참조 부호 625, 626, 627은 처리 후의 게이트 절연막을 나타낸다.
다음, 일 전도성을 부여하는 불순물의 첨가 단계가 실시된다. 불순물로서, P(인) 또는 As(비소)가 N형에 대해 사용될 수 있고, B(붕소) 또는 Ga(갈륨)이 P형에 대해 사용될 수 있다.
본 실시예에서, 불순물의 첨가는 2회로 나뉘어 실시된다. 제 1 불순물 첨가(본 실시예에서는 P(인)이 사용된다)가 n-영역을 형성하기 위해 약 80 KeV의 높은 가속 전압으로 실시된다. n-영역에서 P 이온 농도가 1 × 1018내지 1 × 1019atoms/cm3이 되도록 조절한다.
또한, 제 2 불순물 첨가는 n+ 영역을 형성하기 위해 약 10 KeV의 낮은 가속 전압으로 실시된다. 이때의 가속 전압은 낮기 때문에, 게이트 절연막이 마스크로서의 역할을 한다. n+영역의 시트 저항이 500Ω이하(바람직하게는 300Ω이하)가 되도록 조절한다.
상기 설명된 단계를 통해, CMOS 회로를 구성하는 N-형 TFT의 소스 영역(628), 드레인 영역(629), 저농도 불순물 영역(630), 및 채널 형성 영역이 형성된다. 또한, 화소 TFT를 구성하는 N-형 TFT의 소스 영역(632), 드레인 영역(633), 저농도 불순물 영역(634), 및 채널 형성 영역(635)이 한정된다(도 7D).
도 7D에 나타낸 상태에서, CMOS 회로를 구성하는 P-형 TFT의 활성층은 N-형 TFT의 활성층과 동일 구조를 갖는다.
다음, 도 8A에 나타낸 것처럼, N 형 TFT를 덮는 레지스트 마스크(636)가 제공되고 P 형을 부여하기 위한 불순물 이온(본 실시예에서는 붕소가 사용된다)이 첨가된다.
상기 단계는 앞서 말한 불순물의 첨가 단계와 마찬가지로 2단계로 나뉘어 실시되고, N형을 P형으로 반전시켜야 하기 때문에, 앞서 말한 P의 첨가 농도의 수배의 농도로 B(붕소) 이온을 첨가한다.
상기 방법으로, CMOS 회로를 구성하는 P-형 TFT의 소스 영역(637), 드레인 영역(638), 저농도 불순물 영역(639), 및 채널 형성 영역(640)을 형성한다(도 8A).
상기 설명된 방식으로 활성층을 완성한 후, 불순물 이온의 활성화가 노 어닐링, 레이저 어닐링, 램프 어닐링 등의 조합으로 이루어진다. 동시에, 첨가 단계에서 발생되는 활성층의 손상이 치유된다.
다음, 층간 절연막(641)으로서, 산화 규소막과 질화 규소막의 적층막이 형성된다. 다음, 층간 절연막에 콘택홀을 형성한 후, 소스 전극(642, 643, 644) 및 드레인 전극(645, 646)을 도 8B에 나타낸 상태를 얻도록 형성한다. 유기성 수지막을 층간 절연막(641)으로서 사용될 수 있다.
도 8B에 나타낸 상태를 얻고난 후, 0.5 내지 3㎛의 두께를 갖는 유기성 수지막으로 구성된 제 2 층간 절연막(647)이 형성된다. 유기성 수지막 대신 폴리이미드, 아크릴, 폴리이미드 아미드 등을 사용할 수 있다. 유기성 수지막을 사용하는 장점을 이하 설명한다 : 막 형성 방법이 간단하고, 막 두께를 두껍게 하기 쉽고, 상대 유전 상수가 낮아 기생 커패시턴스를 줄이기 쉽고, 평탄도가 뛰어나다.
다음, 차광 특성으로 구성된 100 nm 두께의 블랙 마스크(648)가 제 2 층간 절연막(647)상에 형성된다. 본 실시예에서 블랙 마스크(648)로서 티타늄막이 사용되었지만, 흑색 안료 등을 함유하는 수지막이 사용될 수 있다.
블랙 마스크(648)가 형성된 후, 산화 규소막, 질화 규소막, 및 유기성 수지막 중 하나로 구성된 제 3 층간 절연막, 또는 0.1 내지 0.3㎛의 두께를 갖는 그의 적층막이 형성된다. 제 2 층간 절연막(647) 및 제 3 층간 절연막(648)에 콘택홀이 형성되고, 120 nm 두께를 갖는 화소 전극(650)이 형성된다. 본 실시예의 구조에 따라, 보조 커패시턴스가 블랙 마스크(648)와 화소 전극이 겹치는 영역에 형성된다(도 8C). 본 실시예는 투과형 액정 표시 장치에 관한 것이기 때문에, ITO 등의 투명한 전도성막이 화소 전극(650)을 형성하는 전도성막으로서 사용된다.
다음, 기판 전체가 장치의 전체를 수소화하기 위해 1 내지 2 시간 동안 350℃의 온도에서 수소 분위기에서 열처리되어, 막내에(특히 활성층) 댕글링 결합(부대결합)이 보상된다. 상기 단계를 통해, 동일 기판상에 CMOS 회로 및 화소 매트릭스 회로를 제작하는 것이 가능하다.
다음, 도 9에 나타낸 상태로, 상기 단계를 통해 제작된 액티브 매트릭스 기판에 기초한 액정 패널 제작 단계를 설명한다.
배향막(651)이 도 8C의 상태로 액티브 매트릭스 기판상에 형성된다. 본 실시예에서, 폴리이미드가 배향막(651)으로 사용된다. 다음, 대립 기판을 마련한다. 대립 기판은 유리 기판(652), 투명 전도성막(6530, 및 배향막(654)으로 구성된다. 부수적으로, 배향막이 형성된 후, 액정 분자가 고정된 예비경사로 평행하게 배향되도록 실시된다.
필요에 따라 대립 기판상에 컬러 필터 등을 형성하지만, 여기서는 생략한다.
다음, 상기 단계를 통해 형성된 액티브 매트릭스 기판 및 대립 기판이 밀봉 재료, 스페이서 등을 통해 알려진 셀 제작 방법(도시되지 않음)을 통해 서로 결합된다. 이후, 액정 재료(655)가 양쪽 기판 사이에 주입되고, 밀봉제(도시되지 않음)로 완전히 봉합된다. 따라서, 도 9에 나타낸 것처럼 투과형 액정 패널이 완성된다.
본 실시예에서, 액정 패널은 TN(꼬인 네마틱)으로 표시를 행하도록 설계된다. 따라서, 한쌍의 분극판(도시되지 않음)이 액정 패널이 Cross Nicol(한 쌍의 분극판의 분극축이 서로 직각인 상태)로 분극판 사이에 고정되도록 배치된다.
따라서, 본 실시예에서, 표시는 액정 패널이 전압이 인가되지 않을 때 화이트 표시 상태로 되는 일반 화이트 모드로 이루어진다.
도 10A 내지 10C는 제작된 액정 패널의 외형을 개략적으로 나타낸 것이다. 도 10A 내지 10C에서, 참조 부호 1001은 석영 기판, 1002는 화소 매트릭스 회로, 1003은 소스 신호 라인측 구동 회로, 1004는 게이트 신호 라인측 구동 회로, 및 1005는 다른 논리 회로를 나타낸다. 참조 부호 1006은 대립 기판, 1007은 FPC(Flexible Print Circuit) 단자를 나타낸다. 도 10B는 도 10A에 화살표로 도시된 본 실시예의 액정 패널을 나타내고, 도 10C는 도 10A에서의 화살표 B로 나타낸 액정 패널을 나타낸다.
논리 회로(1005)는 넓은 의미에서 TFT로 구성된 모든 논리 회로를 포함하지만, 종래의 화소 매트릭스 회로 또는 구동 회로라 불리는 회로와 논리 회로를 구별하기 위해서, 본 명세서에서 논리 회로는 상기 회로외에 신호 처리 회로(LCD 제어기, 메모리, 펄스 발생기 등)를 나타낸다.
도 10B 및 10C는 본 실시예의 액정 패널을 나타내고, 액티브 매트릭스 기판은 FPC가 부착된 단부 표면에만 노출된다. 다른 3개 단부 표면은 높이가 같다.
도 19는 본 실시예의 액티브 매트릭스형 액정 표시 장치를 나타내는 사진이다. 도 19로부터 뛰어난 체크 무늬가 표시된다는 것이 확인된다.
여기서, 본 실시예의 제작 방법에 따라 제작된 반도체 박막을 설명한다. 본 실시예의 제작 방법에 따라, 비정질 규소막을 결정화시키고 연속 입계 결정 규소(소위 Continuous Grain Silicon :CGS)라 불리는 결정 규소막을 얻는 것이 가능하다.
본 실시예의 제작 방법을 통해 얻어진 반도체 박막의 측면 성장 영역은 봉형 또는 평탄한 봉형 결정의 집합을 이루는 독특한 결정 구조를 갖는다. 그 특성을 이하 설명한다.
[ 측면 성장 영역의 결정 구조에 대한 관찰 ]
본 실시예의 측면 성장 영역은 거시적인 결정 구조에서 다수의 봉형(또는 평탄한 봉형) 결정은 서로 거의 평행하고 특정 방향으로 규칙적으로 배열된다. 이는 TEM(투과형 전자 현미경)으로 관찰함으로써 쉽게 확인할 수 있다.
본 발명자들은 본 실시예의 제작 방법에 따라 형성된 반도체 박막의 결정 입계를 HR-TEM(고분해능 투과형 전자 현미경)을 통해 상세하게 관찰했다(도 20). 본 명세서에서, 결정 입계는 상이한 봉형 결정이 서로 접촉하는 계면에서의 입계로서 정의되고, 다른 것은 명시하지 않는다. 따라서, 결정 입계는 예를 들어, 분리 측면 성장 영역의 충돌에 의해 형성된 거시적인 입계와 구별되는 것으로 간주된다.
앞서 말한 HR-TEM(고 분해능 투과형 전자 현미경)은 샘플을 전자빔으로 수직적으로 조사하는 방식으로, 원자 및 분자의 배열을 투과된 전자 또는 탄력적으로 산란돤 전자의 간섭을 사용하여 측정한다. 상기 방식을 사용함으로써, 격자 무늬(stripe)로서 결정 격자의 배열 상태를 관찰하는 것이 가능하다. 따라서, 결정 입계를 관찰함으로써, 결정 입계내 원자의 결합 상태를 추론할 수 있다.
본 발명자에 의해 얻어진 TEM(도 20) 사진에서, 2개의 다른 결정립(봉형 결정립)이 결정 입계에서 서로 접하여 있는 상태가 명확히 관찰된다. 이때, 결정축에서 약각의 이탈이 있지만 2개 결정립은 거의 {110} 배향인 것이 전자빔 회절에 의해 확인된다.
상기 언급된 TEM 사진에 따른 격자 무늬의 관찰에서, {111} 평면에 해당하는 격자 무늬가 {110} 평면에서 관찰된다. 부수적으로, {111} 평면에 해당하는 격자 무늬는 결정립이 격자 무늬를 따라 절단되는 격자 무늬를 나타내고, {111} 평면은 단면으로 나타난다. 간단화된 방식에 따라, 격자 무늬 사이의 간격에 의해 평면이 격자 무늬에 해당하는 것을 관찰할 수 있다.
이때, 본 실시예의 제작 방법을 통해 형성된 반도체 박막의 TEM 사진을 본 발명자는 상세히 관찰했고, 결과적으로, 매우 흥미로운 사실을 발견했다. 사진에 도시된 2개의 다른 결정립 모두, {111} 평면에 해당하는 격자 무늬가 관찰된다. 격자 무늬가 서로 평행하다는 것이 관찰된다.
또한, 결정 입계의 존재에 상관없이, 2개의 다른 결정립의 격자 무늬는 결정 입계를 교차하도록 서로 연결된다. 즉, 결정 입계를 교차하도록 관찰된 거의 모든 격자 무늬는 이들의 다른 결정립의 격자 무늬라는 사실에도 불과하고 서로 선형적으로 연속적이라는 것이 확인된다. 이는 어떠한 결정 입계에서도 마찬가지이다.
이러한 결정 구조(정확하게는 결정 입계의 구조) 2개의 다른 결정립이 결정 입계에서 뛰어난 정합성(conformity)으로 서로 접해 있다는 것을 나타낸다. 즉, 결정 격자는 결정 입계에서 서로 연속적으로 연결되어, 상기 구조는 결정 결함 등을 일으키는 트랩 준위를 생성하기 어렵게 형성된다. 다른 말로, 결정 입계에서 결정 격자가 연속성을 갖는다고 할 수 있다.
참고로, 도 21에서의, 전자 빔 회절과 HR-TEM 관찰에 따른 분석은 종래의 다결정성 규소막(소위 고온 다중규소막)에 대해 본 발명자에 의해 행해졌다. 결과적으로, 격자 무늬가 2개의 다른 결정립에서 불규칙하고 뛰어난 정합성으로 결정 입계에서 연속적인 연결이 존재하기 어렵다는 것이 확인된다. 즉, 격자 무늬가 결정 입계에서 불연속적인 많은 부분이 있고, 많은 결정 결함이 있다는 것이 확인된다.
본 발명자는 격자 무늬가 양호한 정합성으로 서로 해당하는 경우에 원자의 결합 상태를, 본 발명의 반도체 장치의 액정 패널에 사용된 반도체 박막처럼, 정합 결합으로 간주하고, 이때의 화학 결합을 정합성 결합수으로 간주한다. 반대로, 본 발명자는 격자 무늬가 종래의 다결정성 규소막에서 종종 볼 수 있는 양호한 정합성으로 서로 해당하지 않는 경우 원자의 결합 상태를 비정합성 결합이라 간주하고, 이때의 화학 결합을 비정합성 결합수(또는 부대결합수)라 간주한다.
본 발명에 사용된 반도체 박막은 결정립에서 정합성이 매우 뛰어나기 때문에, 앞서 말한 비정합성 결합수는 거의 없다. 본 발명자에 의해 행해진 임의의 다수 결정 입계에 대한 관찰 결과, 전체 결합에서 비정합 결합의 존재비는 10% 이하(바람직하게는 5% 이하, 보다 바람직하게는 3% 이하)이다. 즉, 전체 결합의 90%이상(바람직하게는 95%이상, 보다 바람직하게는 97%이상)이 정합성 결합수로 구성된다.
도 22A는 앞서 말한 실시예의 제작 단계에 따라 형성된 측면 성장 영역에 대한 전자빔 회절에 따른 관찰 결과를 나타낸다. 도 22B는 비교를 위해 관찰된 종래의 다중규소 막(고온 다중규소막이라 불리는 것)의 전자 빔 회절 패턴을 나타낸다.
도 22A 및 22B에 나타낸 전자 빔 회절 패턴에서, 전자 빔의 방사 영역의 직경은 4.25㎛이고, 충분히 넓은 영역에 대한 정보를 수집한다. 여기서 사진은 임의의 다수 영역에 대한 조사 결과에서의 전형적인 회절 패턴을 나타낸다.
도 22A에서, <110> 입사에 해당하는 회절 스폿(회절 반점)을 나타내기 때문에, 거의 모든 결정립은 전자 빔의 방사 영역에서 {110}으로 배향된다는 것을 확인할 수 있다. 한편, 도 22B에 나타낸 종래의 고온 다중 규소막의 경우에, 명확한 규칙성을 회절 스폿에서 볼 수 없고, {110} 평면 외에 평탄한 배향으로 결정립이 불규칙하게 혼합된다는 것이 확인된다.
이처럼, 본 발명에 사용된 반도체 박막의 특징은 반도체 박막이 결정 입계를 포함하지만, 반도체 박막이 {110} 배향에 독특한 규칙성을 갖는 전자 빔 회절 패턴을 나타낸다는 것이다. 전자 빔 회절 패턴을 종래의 것과 비교할 때, 종래의 반도체 박막으로부터의 차이는 확연하다.
상기 설명된 것처럼, 앞서말한 실시예의 제작 단계에 의해 제작된 반도체 박막은 종래의 반도체 박막과 상당한 차이가 있는 결정 구조(정확하게 결정 입계의 구조)를 갖는 반도체 박막이다. 본 발명자는 또한 일본 특허 공개 공보 No. Hei.9-55633호, Hei.9-165216호, Hei.9-212428호에서 본 발명에 사용된 반도체 박막으로 분석 결과를 설명한다.
또한, 본 발명에 사용된 앞서 말한 반도체 박막의 결정립의 90% 이상은 정합성 결합으로 구성되기 때문에, 이들은 캐리어의 이동을 차단하는 장벽의 기능을 거의 할수없다. 즉, 본 발명에 사용된 반도체 박막에서는 결정 입계가 거의 없다고 할 수 있다.
결정 입계는 종래의 반도체 박막에서 캐리어의 이동을 차단하는 장벽으로 기능하지만, 이러한 결정 입계는 본 발명에 사용된 박막에서는 거의 존재하지 않기 때문에, 높은 캐리어 이동도가 실현될 수 있다. 따라서, 본 발명에 사용된 반도체 박막을 사용함으로써 제작된 TFT의 전기적 특성은 매우 뛰어난 값을 갖는다. 이하 설명한다.
[ TFT의 전기적 특성에 대한 결과 ]
본 발명에 사용된 반도체 박막은 대체로 단결정으로 간주할 수 있기 때문에(결정 입계가 거의 존재하지 않기 때문에), 활성층으로서 반도체 박막을 사용하는 TFT는 단결정 규소를 사용하는 MOSFET에 상응하는 전기적 특성을 나타낸다. 이하 나타내는 데이터는 본 발명자에 의해 실험적으로 형성된 TFT로부터 구한 것이다.
(1) TFT의 스위칭 성능(온/오프의 스위칭 속도)을 나타내는 지표로서 서브쓰레숄드 계수는 N-채널 TFT 및 P-채널 TFT에 대해 60 내지 100 mV/decade(일반적으로 60 내지 85 mV/decade)로 작다.
(2) TFT의 작동 속도를 나타내는 지표로서 전계 효과 이동도(μFE)는 N-채널 TFT에 대해서는 200 내지 650 cm2/Vs(일반적으로는 250 내지 300 cm2/Vs), 그리고 P-채널 TFT에 대해서는 100 내지 300 cm2/Vs(전형적으로는 150 내지 200 cm2/Vs)이다.
(3) TFT의 구동 전압을 나타내는 지표로서 쓰레숄드 전압(Vth)은 N-채널 TFT에 대해 -0.5 내지 1.5 V 그리고 P-채널 TFT에 대해 -1.5 내지 0.5 V로 작다.
상기 언급된 것처럼, 본 발명으로 얻어진 TFT는 뛰어난 스위칭 특성과 고속 작동 특성을 실현시킬 수 있다.
부수적으로, CGS의 형성시, 앞서말한 결정화 온도 이상의 온도(700 내지 1100℃)에서 어닐링 단계는 결정립에서의 결함을 낮추는데 중요한 역할을 한다. 이를 이하 설명한다.
도 23A는 앞서 말한 결정화 단계까지의 단계가 끝나는 순간에서의 결정성 규소막의 TEM 사진으로, 250,000배 확대한 것이다. 화살표로 표시된 지그재그 결함이 결정립(어두운 부분과 밝은 부분은 대비의 차 때문이다)에서 확인된다.
상기 결함은 주로 규소 결정 격자 평면상에 원자의 적층 차순이 어긋난 적층 결함이지만, 또한 전위의 경우도 있다. 도 23A는 {110} 평면에 평행한 결함 평면을 갖는 적층 결함을 나타낸다. 이는 지그재그 결함이 약 70°로 구부러졌다는 사실에서 확인할 수 있다.
한편, 도 23B는, 본 발명에 사용되는 결정성 규소막으로, 250,000배 확대한 것이며, 결정립에서 전위 등의 적층 결함에서 야기되는 결함은 거의 볼 수 없고, 결정성이 매우 좋다. 이러한 경향을 막표면 전체에서 볼 수 있으며, 현재 조건으로는 결함의 수를 0으로 줄이는 것은 어렵지만, 그 수를 거의 0으로 낮추는 것은 가능하다.
즉, 본 발명의 반도체 장치의 액정 패널에서 사용되는 결정성 규소막에서, 결정립의 결함은 결함을 거의 무시할 수 있을 정도로 줄어들고, 결정 입계는 높은연속성에 기인하여 캐리어의 운동을 저항하는 장벽이 될 수 없어, 막을 단결정 또는 대체로 단결정으로 간주할 수 있다.
이처럼, 도 23A 및 23B의 사진에 결정성 규소막에서, 결정 입계는 거의 대등한 연속성을 갖지만, 결정립에서 결함의 수는 큰 차이가 있다. 이는 도 23B에 나타낸 결정성 규소막이 도 23A에 나타낸 결정성 규소막 보다 높은 전기적 특성을 나타내는 것이 결함 수의 차이의 주요 원인이 된다.
상기로부터, 촉매 원소의 게더링 공정은 CGS의 형성 단계와 무관하다는 것을 알 것이다. 본 발명자는 상기 단계에서 일어나는 현상에 대해 다음 모델을 고려했다.
먼저, 도 23A에 나타낸 상태에서, 촉매 원소(전형적으로 니켈)는 결정립의 결함(주로 적층 결함)을 분리한다. 즉, Si-Ni-Si와 같은 형태의 많은 결합을 생각할 수 있다.
그러나, 결함에서 존재하는 Ni는 촉매 원소의 게더링 공정을 실행함으로써 제거되어, Si-Ni 결합이 절단된다. 따라서, 규소의 나머지 결합이 즉시 Si-Si 결합을 형성하여 안정하게 된다. 상기 방식으로, 결함이 사라진다.
물론, 높은 온도에서 열적 어닐링에 의해 결정성 규소막에서의 결함이 사라지는 것으로 알려졌지만, 니켈과의 결합이 절단되고 많은 비결합 쌍이 생성되기 때문에, 규소의 재결합이 원할하게 이루어지는 것으로 추측할 수 있다.
본 발명자는 또한 결정성 규소막이 결정화 온도 이상의 온도(700 내지 1100℃)에서 가열 처리에 의 해 그의 하층막에 결합되고 점착성이 증가하여, 결함이 사라지는 모델을 고려했다.
따라서 형성된 결정성 규소막(도 23B)은 결정립에서 결함의 수는 단지 결정화를 실시한 결정성 규소막(도 23A) 보다 매우 작은 것이 특징이다. 결함수의 차이는 전자 스핀 공명 분석(전자 스핀 공명 : ESR)에 의한 스핀 밀도에서의 차로 나타난다. 현재 조건에서, 본 발명에 사용된 결정성 규소막의 스핀 밀도는 대략 1×1018spins/cm3이다(일반적으로 5×1017spins/cm3이하).
본 발명에 사용된, 상기 설명된 결정 구조 및 형상을 갖는 결정성 규소막을 연속 입계 결정 규소(연속 입계 규소 : CGS)라 부른다.
( 실시예 3 )
본 실시예에서는, 실시에 1에 설명된 구동 회로를 포함하는 반도체 표시 장치를 역 스태거형으로 제작한다.
도 11을 참고로 한다. 도 11은 본 실시예의 반도체 표시 장치의 액티브 매트릭스 기판의 단면이다. 도면에서의, CMOS 회로는 반도체 표시 장치의 구동 회로의 일반적인 회로를 나타낸다. 화소 TFT로 구성된 주변 매트릭스 회로 및 다른 주변 회로를 동시에 형성한다.
참조 부호 1101은 기판을 나타내고, 1102는 하층 절연막, 1103 및 1104는 게이트 전극, 1105는 게이트 절연막, 1106 및 1107은 N 형 TFT의 소스/드레인 영역, 1108 및 1109는 저 농도 불순물 영역, 1110은 채널 형성 영역, 1111 및 1112는 P 형 TFT의 소스/드레인 영역을, 1113 및 1114는 저농도 불순물 영역, 1115는 채널 형성 영역, 1116 및 1117은 채널 스톱퍼, 1118은 층간 절연막, 그리고 1118, 1119, 1120 및 1121은 소스/드레인 전극을 나타낸다. 채널 스톱퍼(1116, 1117)은 N형 및 P형 TFT의 채널 형성 영역의 형성시 도핑 마스크로서 기능을 한다.
본 실시예의 반도체 활성층은 실시예 2의 방법에 따라 다결정성을 이룰 수 있다.
또한, 본 실시예의 반도체 활성층은 레이저 어닐링 기술을 사용함으로써 다결정성으로 구성될 수 있다.
다른 구조는 실시예 2를 따를 수 있다.
(실시예 4)
본 실시예에서는, 실시예 1에서 설명된 구동 회로를 포함하는 반도체 표시 장치를 실시예 3과 다른 역스태거형으로 제작한다.
도 12를 참조한다. 참고 부호 1201은 기판, 1202는 하층 절연막, 1203 및 1204는 게이트 전극, 1205는 게이트 절연막, 1206 및 1207은 반도체 활성층, 1208 및 1209는 n+층, 1210 및 1211은 p+층, 1212, 1213, 및 1214는 소스/드레인 전극, 그리고 1215는 채널 보호막을 나타낸다.
본 실시예의 반도체 활성층은 실시예 2의 방법에 따라 다결정성으로 구성될 수 있다.
또한, 본 실시예의 반도체 활성층은 레이저 어닐링 기술을 사용함으로써 다결정성으로 구성될 수 있다.
다른 구조는 실시예 2를 따를 수 있다.
(실시예 5)
본 실시예에서는, 스위치 회로의 특정 회로 구조를 설명한다. 본 실시예에서, 액티브 매트릭스형 반도체 표시 장치의 주요 부분의 회로도를 나타낸다. 시프트 레지스터 회로, 래치 회로등은 실시예 1을 참조할 수 있다. 또한, 본 실시예에서, 표시 물질로서 액정을 사용하는 액티브 매트릭스형 액정 표시 장치를 구성하는 것이 가능하다.
도 15를 참고한다. 도 15는 본 실시예의 액티브 매트릭스형 반도체 표시 장치의 주요부의 회로 구성도이다. 실시예 1과 다른점은 화소 매트릭스 회로가 구동 회로 사이에 놓이도록 소스 신호 라인측 구동 회로가 위아래로 사용되고, 게이트 신호 라인측 구동 회로가 화소 매트릭스 회로가 구동 회로 사이에 놓이도록 좌우로 사용되고, 레벨 시프트 회로는 소스 신호 라인측 구동 회로에 대해 사용되고, 디지탈 비디오 데이터 구동 회로 등이 제공된다. D/A 변환 회로에 대해, 실시예 1에서와 같은 D/A 변환 회로를 사용하지만, 상부 비트 및 저부 비트로 디지탈 비디오 데이터가 분할되고, 제 1 및 제 2 D/A 변환 회로에 의해 아날로그 신호로 디지탈 비디오 데이터를 변환되도록 설계할 수 있다. 레벨 시프터 회로는 필요에 따라 사용할 수 있고, 상기 회로를 항상 사용해야 하는 것은 아니다.
본 실시예의 액티브 매트릭스형 액정 표시 장치는 소스 신호 라인측 구동 회로 A(1501), 소스 신호 라인측 구동 회로 B(1502), 게이트 신호 라인측 구동 회로 A(1512), 게이트 신호 라인측 구동 회로 B(1515), 화소 매트릭스 회로(1516), 및 디지탈 비디오 데이터 구동 회로(1510)를 포함한다.
소스 신호 라인측 구동 회로 A(1501)은 시프트 레지스터 회로(1502), 버퍼 회로(1502), 래치 회로(1)(1504), 래치 회로(2)(1505), 선택(스위치) 회로(1)(1506), 레벨 시프터 회로(15070, D/A 변환 회로(1508), 및 선택(스위치) 회로(2)(1509)를 포함한다. 소스 신호 라인측 구동 회로 A(1501)은 짝수로 소스 신호 라인에 화상 신호(계조 전압 신호)를 공급한다. 본 실시예에서는, 실시예 1에 설명된 스위치 회로와 등가 회로인 선택 회로를 참고로 한다.
소스 신호 라인측 구동 회로 A(1501)의 작동을 설명한다. 시작 펄스 및 클럭 펄스가 시프트 레지스터 회로(1502)에 입력된다. 시프트 레지스터 회로(1502)는 앞서 말한 시작 펄스와 클럭 신호를 기초하여 버퍼 회로(1503)에 타이밍 신호를 순차적으로 공급한다.
시프트 레지스터 회로(1502)로부터의 타이밍 신호는 버퍼 회로(1503)에 의해 완충된다. 많은 회로 또는 부품들이 화소 매트릭스 회로(1506)에 연결된 시프트 레지스터 회로(1502) 및 소스 신호 라인 사이에 연결되었기 때문에, 부하 커패시턴스가 크다. 상기 버퍼 회로(1503)는 큰 부하 커패시턴스에 의해 야기되는 타이밍 신호의 "무뎌짐(dulling)"을 방지한다.
버퍼 회로(1503)에 의해 완충된 타이밍 신호가 래치 회로(1)(1504)에 공급된다. 래치 회로(1)(1504)는 2-비트 데이터를 각각 처리하는 960개의 래치 회로를 포함한다. 타이밍 신호가 입력될 때, 래치 회로(1)(1504)는 디지탈 비디오 데이터 분할 회로로부터 공급되는 디지탈 신호를 순차적으로 수신하고 이들을 보유한다.
래치 회로(1)(1504)의 모든 래치 회로로 디지탈 신호를 기록이 일반적으로 종결되는 시기를, 1 기간 라인(수평 주사 기간)으로 간주한다. 즉, 1 라인 기간는 디지탈 비디오 데이터 분할 회로로부터 래치 회로(1)(1504)내 가장 왼쪽 래치 회로로 디지탈 비디오의 기록 시작점과 가장 오른쪽의 래치 회로로 디지탈 비디오 데이터의 기록 종결점 사이의 시간 간격이다.
래치 회로(1)(1504)로의 디지탈 비디오 데이터의 기록이 종결된 후, 래치 회로(1)(1504)에 기록된 디지탈 비디오 신호가, 시프트 레지스터 회로(1502)의 작동 타이밍과 동시에,래치 회로(2)(1505)에 연결된 래치 펄스가 래치 펄스 라인에 흐를 때 한꺼번에 래치 회로(2)(1505)에 전송되고 기록된다.
래치 회로(2)(1505)에 디지탈 비디오 데이터의 전송이 완결된 래치 회로(1)(1504)로 디지탈 비디오 데이터 분할 회로로부터 공급된 디지탈 비디오 신호의 기록이 시프트 레지스터 회로(1502)로부터의 타이밍 신호에 따라 다시 순차적으로 행해진다. 래치 회로(1)(1504)와 래치 회로(2)(1505)의 상기 작동은 실시예 1과 동일하다.
제 2의 1 라인 기간에서, 제 2의 1 라인 기간의 시작과 동시성을 갖는 래치 회로(2)(1505)에 전송된 디지탈 비디오 데이터는 선택 회로(1)(1506)에 의해 순차적으로 선택된다. 본 실시예의 선택 회로의 구조 및 작동은 후에 설명한다.
선택 회로(1)(1506)에 의해 선택된, 래치 회로로부터의 2-비트 디지탈 비디오 데이터가 레벨 시프터 회로(1507)에 공급되고, 디지탈 비디오 데이터는 D/A 변환 회로(1508)에 공급된다. D/A 변환 회로(1508)는 2-비트 디지탈 비디오 데이터를 아날로그 신호(계조 전압)으로 변환시키고, 아날로그 신호는 선택 회로(2)(1509)에 의해 선택된 소스 신호 라인에 순차적으로 공급된다. 소스 신호 라인에 공급된 아날로그 신호는 화소 매트릭스 회로(1516)의 화소 TFT의 소스 영역에 공급된다.
게이트 신호 라인측 구동 회로 A(1512)에서, 시프트 레지스터 회로(1513)로부터의 타이밍 신호가 버퍼 회로(1514)에 공급되고, 해당 게이트 신호 라인(주사 라인)에 공급된다. 1 라인에 대한 화소 TFT의 게이트 전극이 게이트 신호 라인에 연결되고, 1 라인에 대한 모든 화소 TFT가 동시에 턴온 되어야 하기 때문에 큰 전류 커패시티를 갖는 버퍼 회로(1514)가 사용된다.
이처럼, 해당 TFT의 스위칭은 게이트 신호 라인측 시프트 레지스터로부터의 주사 신호에 따라 행해지고, 소스 신호 라인측 구동 회로로부터의 아날로그 신호(계조 전압)가 화소 TFT에 공급되고, 액정 분자가 구동된다.
참조 부호 1511은 소스 신호 라인측 구동 회로 B를 나타내며, 그의 구조는 소스 신호 라인측 구동 회로 A(1501)와 같다. 소스 신호 라인측 구동 회로 B(1511)는 고르게 소스 신호 라인에 화상 신호를 공급한다.
참조 부호 1515는 게이트 신호 라인측 구동 회로 B를 나타내며, 게이트 시호 라인측 구동 회로 A(1512)와 구조가 같다. 본 실시예에서, 게이트 신호 라인측 구동 회로(1516)가 상기 방식으로 화소 매트릭스 회로(1516)의 양쪽 단부에 제공되고, 게이트 신호 라인측 구동 회로의 양쪽이 작동하여, 이들중 1개가 작동하지 않더라도, 열악한 표시가 나타나지 않는다.
참조 부호 1510은 디지탈 비디오 데이터 구동 회로를 나타낸다. 디지탈 비디오 데이터 구동 회로는 1/m 만큼 외측으로부터 입력된 디지탈 비디오 데이터의 주파를 떨어뜨리기 위한 회로이다. 디지탈 비디오 데이터를 분할함으로써, 구동 회로의 작동을 위해 요구되는 신호의 주파수 또한 1/m 만큼 떨어진다.
본 출원과 동일 양수인에 의한 일본 특허 공개 공보 No. Hei. 9-356238호는 화소 매트릭스 회로 또는 다른 구동 회로와 동일 기판상에 디지탈 비디오 데이터 구동 회로를 일체식으로 형성하는 것을 공개했다. 앞서 말한 특허 출원은 디지탈 비디오 데이터 구동 회로의 작동을 상세하게 설명했고, 상기 출원을 본 실시예의 디지탈 비디오 데이터 구동 회로의 이해를 위해 참고할 수 있다.
화소 매트릭스 회로(116)는 1920×1080 화소 TFT가 매트릭스에 배열된 구조를 갖는다.
앞서 말한 작동이 반복되고, 반복 수는 주사 라인의 수와 같게, 1 화면(1 프레임)이 형성된다. 본 실시예의 액티브 매트릭스형 액정 표시 장치에서, 60 프레임의 화상이 1초에 재기록된다.
여기서, 선택 회로(1)(1506)와 선택 회로(2)(1509)의 구조 및 작동을 설명한다. 선택 회로의 기본 개념은 실시예 1에 설명된 스위치 회로와 같다. 본 실시예에서, 1개 선택 회로(1)(1506)과 1개 선택 회로(2)(1509)는 소스 신호 라인측 구동 회로 (A)(1501)에 사용되고, 240개 선택 회로(1)과 240개 선택 회로(2)가 소스 신호 라인측 구동 회로(B)(1511)에 사용된다.
도 16을 참조 한다. 설명의 편의를 위해서, 도 16은 소스 신호 라인측 구동 회로(A)의 가장 왼쪽 선택 회로(1)만을 나타낸다. 실제 소스 신호 라인측 구동 회로가 240개 선택 회로로 제공된다.
도 16에 나타낸 것처럼, 본 실시예의 선택 회로(1)중에 하나는 8개의 3-입력 NAND 회로, 2개의 4-입력 NAND 회로, 및 2개의 인버터를 포함한다. 래치 회로(2)(1505)로부터의 신호는 본 실시예의 선택 회로(1)(1506)에 입력되고, 래치 회로(2)(1505)로부터의 신호 라인 L0.0, L0.1, L1.0, L1.1......L1919.0, L1919.1에서, 신호 라인 L0.0, L0.1, L1.0, L1.1, L2.0, L2.1, L3.0, L3.1이 도 16에 나타낸 선택 회로(1)(1506)에 연결된다. 부호 La.b는 디지탈 비디오 데이터의 b-번째 비트 신호가 왼쪽으로부터 a-번째 소스 신호 라인에 공급된다는 것을 의미한다. 신호 라인 SS1과 SS2로부터 선택 회로(1)(1506)으로 타이밍 신호가 입력된다. 선택 회로(1)(1506)로부터의 신호가 레벨 시프터 회로(1507)에 입력되고 난후, D/A 변환 회로(1508)로 입력된다.
여기서, 도 17을 참조한다. 도 17은 선택 회로(2)(1509)를 나타낸다. 설명의 편의를 위해서, 도 17은 가장 왼쪽의 선택 회로(2)(1509)를 나타낸다. 실제 소스 신호 라인측 구동 회로는 240개의 선택 회로로 제공된다.
도 17에 나타낸 것처럼, 본 실시예의 선택 회로(2)(1509)는 3개의 P-채널 TFT와 3개의 N-채널 TFT를 갖는 4개의 아날로그 스위치, 및 3개의 인버터를 포함한다. D/A 변환 회로(1508)에 의해 아날로그 신호로 변환된 아날로그 화상 신호가 선택 회로(2)(1509)로 입력된다.
도 18은 2-비트 데이터의 타이밍 차트 및 선택 회로(1)(1506)과 선택 회로(2)(1509)로 입력된 타이밍 신호를 나타낸다. 참조 문자 LS는 래치 신호를 나타내고, 1 라인 기간(수평 주사 기간)의 출발시 래치 회로(2)(1505)에 입력된 신호이다. 참조 문자 비트-0 및 비트-1은 래치 회로(2)(1505)로부터 출력된 디지탈 화상 신호의 제로 비트 및 제 1 비트를 나타낸다. 여기서, 디지탈 신호 A1 및 A0는 도 16에 나타낸 선택 회로(1)(1506)에 연결된 래치 회로(2)(1505)로부터의 신호 라인 L0.1 및 L0.0에 공급되고, 디지탈 신호 B1 및 B0는 신호 라인 L1.1 및 L1.0에 공급되고, 디지탈 신호 C1 및 C0는 신호 라인 L2.1 및 L2.0에 공급되고, 디지탈 신호 D1 및 D0는 신호 라인 L3.1 및 L3.0에 공급된다고 추정된다.
선택 신호(1)(1506)에서, SS1 및 SS2에 공급된 타이밍 신호를 기초하여, 비트-1 및 비트-0에 출력된 신호가 선택된다. 즉, 제 1의 (1/4)라인 기간에서, A1이 비트-1에 출력되고, A0가 비트-0으로 출력된다. 다음 (1/4) 라인 기간에서, B1이 비트-1로 출력되고 B0가 비트-0으로 출력되고, C0가 비트-0으로 출력된다. 마지막 (1/4) 라인 기간에서, D1이 비트-1로 출력되고, D0가 비트-0으로 출력된다. 이처럼, 래치 회로(2)로부터의 데이터가 레벨 시프터 회로에 매 (1/4)기간 마다 공급된다.
D/A 변환 회로의 예로서 D/A 변환 회로(1508)를 사용가능하고, 본 출원과 동일 양수인으로 일본 출원 No. Hei. 9-344351호 및 No.Hei.9-365054호에 공개된 D/A 변환 회로를 인용할 수 있다. 상기 설명된 것처럼, 일본 특허 출원에 공개된 D/A 변환 회로에서, 디지탈 비디오 데이터는 상부 비트 및 저부 비트로 분할되고, 아날로그 화상 신호가 2개 D/A 변환 회로를 사용하여 형성된다. 예를 들어, 4-비트 디지탈 비디오 데이터가 사용되는 경우, 데이터를 D/A 변환을 수행하도록 상부 2 비트 및 저부 2 비트로 분할할 수 있다.
D/A 변환 회로로부터 공급된 아날로그 화상 신호가 선택 회로(2)(1509)에 의해 선택되고, 소스 신호 라인에 공급된다. 또한 이경우에, 아날로그 화상 신호가 매 (1/4) 라인 기간에 대해 해당 소스 신호 라인에 공급되지만, 아날로그 신호의 전압이 해독 가능(DE) 신호에 의해 완전하게 결정되는 기간에서만 소스 신호 라인에 아날로그 화상 신호가 공급된다.
부수적으로, 본 실시예에서, 2-비트 디지탈 비디오 데이터를 처리했지만, 2-비트 이상의 디지탈 비디오 데이터가 처리될 수 있다.
본 실시예에서, 1개 D/A 변환 회로가 매 4개 소스 신호 라인에 공급되기 때문에, D/A 변환 회로의 수는 스위치 회로를 사용함으로써 종래의 1/4이 된다. 그러나, 본 발명에서, D/A 변환 회로의 수는 다른 수에 따라 변화될 수 있다. 예를 들어, 1개 D/A 변환 회로가 8개 소스 신호 라인에 할당되는 경우, 본 실시예의 반도체 표시 장치에서, D/A 변환 회로의 수는 240이 되어, 구동 회로의 면적을 줄이는 것을 실현시킬 수 있다. 이처럼, 본 실시예는 얼마나 많은 소스 신호 라인이 1개 D/A 변환 회로에 할당되는지에 제한되지 않는다.
따라서, 본 발명의 반도체 표시 장치가 m개의 소스 신호 라인을 갖는 경우(m은 자연수)(다른 말로, 화소의 수가(가로×세로) m×임의의 수인 경우), M X-비트 디지탈 계조 신호(X는 자연수)가 1 라인에 공급된다. 이 경우, 본 발명의 반도체 표시 장치는 n D/A 변환 회로를 갖는 D/A 변환 회로부를 포함하고(n은 자연수), 각각의 D/A 변환 회로는 m/n 디지탈 계조 신호를 아날로그 신호로 순차적으로 변환시키고, 해당 m/n 소스 라인에 아날로그 신호를 공급한다. 부수적으로, 디지탈 계조 신호의 비트의 수에 따라 D/A 변환 회로를 사용하는 것이 바람직하다.
본 실시예에 따라, 구동 회로에서 넓은 영역을 점유하는 D/A 변환 회로의 수는 종래 기술의 1/4로 만들 수 있고, 선택 회로의 증가를 고려 하더라도, 반도체 표시 장치의 소형화를 실현시킬 수 있다.
(실시예 6)
투과형 액정 패널을 실시예 2 내지 5에 설명했지만, 실시예 1의 구동 회로를 반사형 액정 패널에 적용 가능하다. 또한, 강유전성 액정, 반강유전성 액정 등을 액정 재료로서 사용할 수 있다.
또한, 앞서 말한 실시예 2 내지 5에서 표시 매체로 액정을 사용하지만, 실시예 1의 구동 회로는 액정 및 고폴리머의 혼합층으로 사용할 수 있는, 소위 폴리머 분산형 액정 표시 장치이다. 또한, 실시예 1의 구동 회로는 광학 특성이 인가된 전압에 응답하여 변조될 수 있는 다른 표시 매체를 갖는 어떠한 표시 장치에도 사용가능하다. 예를 들어, 전기 발광 소자, 전기크롬(electrochromism) 소자등 표시 장치에 사용가능하다.
(실시예 7)
앞서 말한 실시예 1 내지 6의 반도체 표시 장치는 다양한 용도를 갖는다. 본 실시예에서는, 본 발명의 반도체 표시 장치를 통합하는 반도체 장치를 설명한다.
상기 반도체 장치로서, 비디오 카메라, 스틸 카메라, 영사기, 헤드 장착 표시기, 자동차 운행 시스템, 퍼스널 컴퓨터, 휴대용 정보 단말기(모빌 컴퓨터, 휴대용 전화기등) 등이 열거된다. 도 13A 내지 13F는 이들 반도체 장치의 예를 나타낸다.
도 13A는 본체(1301), 음성 출력부(1302), 음성 입력부(1303), 반도체 표시 장치(1304), 작동 스위치(1305), 및 아테나(1306)로 구성된 휴대용 전화기를 나타낸다.
도 13B는 본체(1401), 반도체 표시 장치(1402), 음성 입력부(1403), 작동 스위치(1404), 배터리(1405), 및 영상 수용부(1406)로 구성된 비디오 카메라를 나타낸다.
도 13C는 본체(1501), 카메라부(1502), 영상 수용부(1503), 작동 스위치(1504), 및 반도체 표시 장치(1505)로 구성된 모빌 컴퓨터를 나타낸다.
도 13D는 본체(1601), 반도체 표시 장치(1602), 및 밴드부(1603)로 구성된 헤드 장착 표시기를 나타낸다.
도 13E는 본체(1701), 광원(1702), 반도체 표시 장치(1703), 편광 빔 스플리터(1704), 반사기(1705, 1706), 및 화면(1707)로 구성된 리어형 영사기를 나타낸다. 부수적으로, 리어형 영사기에서, 화면의 각도는 본체가 고정되는 동안 관찰자의 위치에 따라 변화할 수 있는 것이 바람직하다.
도 13F는 본체(1801), 광원(1802), 반도체 표시 장치(1803), 광학계(1804), 및 화면(1805)로 구성된 프론트형 영사기를 나타낸다.
본 발명의 반도체 표시 장치에 따르면, 구동 회로에서 큰 면적을 차지하는 D/A 변환 회로의 수를 종래 기술과 비교하여 상당히 줄일 수 있고, 반도체 표시 장치의 소형화를 실현시킬 수 있다.

Claims (6)

  1. 다수의 D/A 변환 회로를 갖춘 D/A 변환 회로부를 포함하는 반도체 표시 장치로서, 다수의 D/A 변환 회로 각각이 메모리 회로로부터 공급된 디지탈 계조 신호를 아날로그 신호로 변환시키는 것을 특징으로 하는 반도체 표시 장치.
  2. 제 1 항에 있어서, 메모리 회로가 다수의 래치 회로를 포함하는 것을 특징으로 하는 반도체 표시 장치.
  3. m개의 x-비트 디지탈 계조 신호(m과 x는 자연수)를 저장하기 위한 메모리 회로 ; 및
    메모리 회로로부터 공급된 m개의 x-비트 디지탈 계조 신호를 변환시키고 m 소스 신호 라인에 아날로그 신호를 공급하기 위한 D/A 변환 회로부를 포함하는 반도체 장치로서, D/A 변환 회로부가 n개의 D/A 변환 회로(n은 자연수)를 포함하고, n개의 D/A 변환 회로 각각이 m/n 개의 x-비트 디지탈 계조 신호를 아날로그 신호로 변환시키고 해당 m/n 소스 신호 라인에 아날로그 신호를 공급하는 것을 특징으로 하는 반도체 표시 장치.
  4. 제 3 항에 있어서, 메모리 회로가 다수의 래치 회로를 포함하는 것을 특징으로 하는 반도체 표시 장치.
  5. 1 라인에 대해 m개의 x-비트 디지탈 계조 신호를 저장하는 단계(m과 x는 자연수) ;
    n개의 D/A 변환 회로(n은 자연수) 각각에 의해 1 라인 기간에 m/n개의 x-비트 디지탈 계조 신호를 아날로그 신호로 순차적으로 변환시키는 단계 ; 및
    해당 m/n 소스 신호 라인에 아날로그 신호를 전송하는 단계를 포함하는 것을 특징으로 하는 반도체 표시 장치의 구동 방법.
  6. 시프트 레지스터로부터 타이밍 신호에 따라 m개의 x-비트 디지탈 계조 신호를 조사하고 저장하는 단계 ;
    n개의 D/A 변환 회로(n은 자연수) 각각에 따라 m/n개의 x-비트 디지탈 계조 신호를 아날로그 계조 전압으로 순차적으로 변환시키는 단계 ; 및
    해당 m/n 소스 신호 라인에 계조 전압을 전송하는 단계를 포함하는 것을 특징으로 하는 반도체 표시 장치의 구동 방법.
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