KR19990036591A - 반도체 장치의 제조 방법 - Google Patents

Abstract

본 발명은 노광 공정을 포함한 반도체 장치의 제조 방법에 관한 것으로, 파티클의 발생을 억제하면서 노광 처리 시의 처리량과 수율을 향상하는 것을 목적으로 한다.

회로 패턴(7a∼7d)이 반복해서 복수 형성된 제 1 마스크를 반도체 웨이퍼를 향해서 배치하는 공정과, 복수의 상기 회로 패턴(7a∼7d) 중 반도체 웨이퍼의 가장자리에 겹치는 부분의 상기 회로 패턴을 나머지의 회로 패턴을 비어져 나오게 하지 않는 범위에서 블라인드로 차광하는 공정과, 블라인드로 일부가 차광된 상태의 제 1 마스크를 사용해서 반도체 웨이퍼 상의 레지스트를 노광하는 공정과, 상기 레지스트 중 상기 블라인드의 가장자리가 전사된 영역에 차광막으로 구획된 광투과 패턴(7g, 7h)을 갖는 제 2 마스크를 사용해서 광을 조사하는 공정과, 상기 레지스트를 현상하는 공정을 포함한다.

Description

반도체 장치의 제조 방법

본 발명은 반도체 장치의 제조 방법에 관한 것이다.

반도체 집적 회로의 제조 공정에서는 반도체 웨이퍼 상에 막을 형성하고, 그 막을 포토리소그래피로 패터닝하는 공정이 몇 개인가 포함되어 있다.

포토리소그래피에서는 동일의 반도체 집적 회로를 1개의 반도체 웨이퍼에 복수개 형성하기 위해서, 반도체 웨이퍼 상에 레지스트를 도포한 후의 노광 방법으로서 스텝 & 리피트의 투영 노광(projection printing) 방식이 채용되고 있다. 또 투영 노광 방식에서는 동일의 회로 패턴이 인접해서 복수 형성된 레티큘(reticule)이 사용되고, 동시에 복수의 회로 패턴이 레지스트에 노광된다.

반도체 웨이퍼는 반도체 집적 회로의 형성을 끝낸 후에 각 반도체 집적 회로마다 칩 형상으로 분할된다.

그런데 도 1a, 도 1b에 나타낸 바와 같이 반도체 웨이퍼(101)는 원형인 데에 대해서 레티큘(102) 상의 1단위의 회로 패턴 형성 영역은 직사각형 형상으로 되어 있으므로, 노광시에 사용되는 레티큘(102) 상의 복수의 회로 패턴(103a∼103d) 중 반도체 웨이퍼(101)로부터 비어져 나와 노광되는 것(사선으로 나타내는 영역)이 몇 개인가 존재하게 된다. 이와 같이 반도체 웨이퍼(101)의 가장자리 근방에 형성되어서 결락 부분이 있는 회로 패턴(103d)을 이하 무효 회로 패턴 또는 무효 칩이라고도 한다.

한편 노광된 레지스트를 현상하는 방법으로서 반도체 웨이퍼 상에 현상액을 쌓아 올리는 퍼들 현상법(puddle developing method)이 일반적으로 채용되기 때문에, 반도체 웨이퍼의 가장자리 부근에서는 불충분한 현상이 되어서 이상 형상의 레지스트 패턴이 형성되어 버린다.

이와 같은 반도체 웨이퍼 가장자리 부근에서 이상 형상의 레지스트 패턴이 존재하면, 레지스트 패턴을 마스크로 해서 패터닝된 막의 형상이 이상해진다. 이 때문에, 예를 들어 DRAM의 축적 전극을 형성하는 공정에서는 축적 전극이 되는 다결정 실리콘막 아래의 실리콘 산화막을 제거하기 위한 불소산 처리를 하면, 이상 패턴 영역에서는 실리콘 기판에 접속되지 않은 다결정 실리콘의 먼지가 부유해서 정상적인 패턴 위에 파티클로서 부착하고, 이것이 수율 저하의 원인이 된다.

이와 같은 이상 패턴을 제거하는 방법으로서, 예를 들어 일본국 특개평

7-142309호 공보에 기재되어 있는 바와 같이 노광후에 무효 칩이 되는 전 영역에 광을 조사하는 방법을 채용하는 것도 생각된다. 그러나 무효 칩 영역에서는 현상이 불충분해지는 것에는 변화는 없으므로, 이상 패턴의 발생을 방지하는 효과는 그다지 없다.

따라서 반도체 웨이퍼(101)의 가장자리에 회로 패턴이 겹치는 위치, 즉 도 1a의 사선에 대응하는 위치에는 도 1b의 레티큘(105)의 회로 패턴(103a∼103d)의 전체를 투영 노광하지 않는 방법이 채용되고 있다.

그러나 반도체 웨이퍼 가장자리와 회로 패턴이 겹치는 영역에서의 노광을 생략하면, 반도체 웨이퍼의 가장자리 근방에서는 1개 내지 3개의 회로 패턴이 들어가는 불필요한 미노광 영역이 발생하므로 수율이 저하하는 문제가 있다.

이에 대해서 1개의 레티큘에 1개의 회로 패턴만을 형성해서 이것을 노광에 사용하는 수도 있지만, 노광 처리 시에 광의 쇼트 수가 대폭 증대해서 처리량이 감소하고 만다.

본 발명의 목적은 파티클의 발생을 억제하면서 노광 처리 시의 처리량과 수율을 향상할 수 있는 패터닝 공정을 갖는 반도체 장치의 제조 방법을 제공하는 데에 있다.

도 1a는 종래의 노광 방법에 의한 노광 결과이고, 도 1b는 일반적으로 사용되는 레티큘의 개요를 나타내는 평면도.

도 2는 본 발명의 실시예에 사용하는 노광 장치의 구성도.

도 3은 도 2에 나타낸 노광 장치의 블라인드의 일례를 나타내는 평면도.

도 4는 본 발명의 실시예에 사용하는 레티큘의 제 1례를 나타내는 평면도.

도 5a는 도 4에 나타내는 레티큘에 의해서 반도체 웨이퍼 상에 노광되는 영역을 나타낸 평면도이고, 또 도 5b는 반도체 웨이퍼의 일부를 나타내는 측면도.

도 6a는 도 4에 나타내는 레티큘과 도 3에 나타내는 블라인드의 배치 관계의 제 1예를 나타내는 평면도이고, 또 도 6b는 도 6과 같이 블라인드로 차광된 레티큘을 사용해서 노광된 노광 결과를 나타내는 패턴 잠상의 개요를 나타내는 평면도.

도 7a는 도 3에 나타내는 레티큘과 블라인드의 배치 관계의 제 2예를 나타내는 평면도, 도 7b는 도 7a와 같이 블라인드로 차광된 레티큘을 사용해서 노광된 노광 결과를 나타내는 패턴 잠상의 개요를 나타내는 평면도.

도 8a는 도 4에 나타내는 레티큘과 블라인드의 배치 관계의 제 3예를 나타내는 평면도, 도 8b는 도 8a와 같이 블라인드로 차광된 레티큘을 사용해서 노광된 노광 결과를 나타내는 패턴 잠상의 개요를 나타내는 평면도.

도 9a는 도 4에 나타내는 레티큘과 블라인드의 관계의 제 4예를 나타내는 평면도, 도 9b는 도 9a와 같이 블라인드로 차광된 레티큘을 사용해서 노광된 노광 결과를 나타내는 패턴 잠상의 개요를 나타내는 평면도.

도 10a, 도 10b는 본 발명의 실시예에 사용하는 레티큘의 제 2예, 제 3예를 나타내는 평면도.

도 11은 본 발명의 실시예에 사용하는 레티큘의 제 4예를 나타내는 평면도.

도 12는 본 발명의 실시예에 사용하는 레티큘의 제 5예를 나타내는 평면도.

도 13은 본 발명의 실시예에 사용하는 레티큘의 제 6예를 나타내는 평면도.

도 14는 본 발명의 실시예에 사용하는 레티큘의 제 7예를 나타내는 평면도.

(부호의 설명)

1…광원

2…웨이퍼 스테이지

3…블라인드

3a∼3d…차광판

3c…개구부

4…미러

5…상부 렌즈계

6…축소 투영부

7…레티큘

7a∼7d…회로 패턴 영역

7f…차광 프레임

7g, 7h…슬릿 패턴

W…반도체 웨이퍼

R…레지스트

상기한 과제는 회로 패턴이 반복해서 복수 개소에 형성된 제 1 노광 마스크를 반도체 웨이퍼 상을 향해서 배치하는 공정과, 복수의 상기 회로 패턴 중 상기 반도체 웨이퍼의 가장자리에 겹치는 부분의 상기 회로 패턴을 나머지 상기 회로 패턴을 침식하지 않는 범위에서 블라인드로 차광하는 공정과, 상기 블라인드로 일부가 차광된 상태에서 상기 제 1 노광 마스크의 상기 회로 패턴을 통해서 상기 레지스트를 노광하는 공정과, 상기 레지스트 중 상기 블라인드의 가장자리의 전사 부분에 차광막으로 구획된 광투과 패턴을 갖는 제 2 노광 마스크를 사용해서 광을 조사하는 공정과, 상기 레지스트를 현상하는 공정을 포함한 반도체 장치의 제조 방법으로 해결한다.

상기한 반도체 장치의 제조 방법에서 상기 제 1 노광 마스크와 상기 제 2 노광 마스크는 1개의 기판 상에 형성된 것이 사용되는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서 상기 제 1 노광 마스크에서의 복수의 상기 회로 패턴은 1방향으로 배치되어 있는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서 상기 제 2 노광 마스크는 상기 기판 상에 상기 제 1 노광 마스크에 대해서 상기 1방향으로 배치되어 있는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서 상기 제 2 노광 마스크의 상기 광투과 패턴의 적어도 1개는 상기 기판 상에서 상기 제 1 노광 마스크의 복수의 상기 회로 패턴의 배열 방향의 연장 상에 배치되는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서, 상기 제 1 노광 마스크의 복수의 상기 회로 패턴은 제 1 영역의 제 1 방향과 제 2 방향으로 반복해서 배치되고, 또한 복수의 상기 광투과 패턴은 상기 제 1 영역의 외측에서 상기 제 1 영역의 측부를 따라서 상기 제 1 방향 또는 상기 제 2 방향으로 배치되어 있는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서, 상기 광의 조사시에 복수의 상기 광투과 패턴 중의 1개가 선택되는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서, 상기 제 1 영역의 형상은 다각형으로서, 그 다각형은 상기 제 1 방향으로 뻗어 있는 변을 갖고 있는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서, 상기 광투과 패턴은 상기 변의 중앙에 형성되어 있는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서, 상기 제 1 영역은 상기 제 1 방향과 상기 제 2 방향을 각각 따른 제 1 변과 제 2 변을 갖는 다각형으로서, 복수의 상기 광투과 패턴은 상기 제 1 변 또는 상기 제 2 변의 중앙에 배치되어 있는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서, 상기 광투과 패턴은 제 1 방향으로 평행한 길이를 갖고, 그 길이는 회로 패턴 중 상기 제 1 방향에 평행한 1개의 변보다도 긴 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서, 상기 광투과 패턴은 복수의 상기 회로 패턴의 각각의 1변의 길이의 폭의 합과 실질적으로 같은 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에서, 상기 광투과 패턴은 DRAM 셀의 일부를 구성하는 것을 특징으로 한다.

다음에 본 발명의 작용에 대해서 설명한다.

본 발명에 의하면, 레티큘(노광 마스크)에 형성된 복수의 회로 패턴을 반도체 웨이퍼 상의 레지스트에 투사하는 공정에서, 반도체 웨이퍼의 가장자리에 겹치는 회로 패턴을 블라인드로 차광하면서 투사한 후에, 반도체 웨이퍼 상의 레지스트에서 블라인드의 가장자리가 전사된 부분에 마스크를 사용해서 광을 조사함으로써 블라인드의 가장자리의 전사 부분을 삭감하도록 하고 있다.

이 때문에 반도체 웨이퍼의 가장자리에 겹치는 무효한 회로 패턴의 노광을 방지해서 반도체 웨이퍼의 가장자리에 생기는 이상한 레지스트 패턴의 발생을 방지함과 동시에, 블라인드의 가장자리의 초점 흐림의 전사에 의해서 생기는 이상한 형상의 레지스트 패턴의 발생기 방지되고, 이상한 레지스트 패턴의 발생에 기인해서 생기는 파티클의 발생을 대폭 억제할 수가 있다.

더구나 레티큘에 복수 형성된 회로 패턴 중 반도체 웨이퍼의 가장자리에 겹치지 않는 것만을 노광하도록 하였으므로, 반도체 웨이퍼 상에 형성하는 유효한 회로 패턴을 줄일 필요가 없어지고, 이에 따라서 반도체 웨이퍼 1개 당의 유효 칩이 증가하여 수율이 향상한다.

또한 복수의 회로 패턴이 형성된 레티큘을 사용하고 있으므로, 처리량을 저하시키지는 일이 없다.

또한 레지스트에 전사된 블라인드의 가장자리를 줄이기 위한 레티큘은 회로 패턴과 동일 레티큘로 형성하여도 좋고, 다른 레티큘로 하여도 좋다.

1개의 레티큘에서 종횡 방향으로 복수의 회로 패턴을 나열할 경우에는 블라인드의 가장자리를 줄이기 위해서 세로 길이와 가로 길이의 광투과 패턴을 형성한다. 이 경우에 세로 방향으로 긴 광투과 패턴과 가로 방향으로 긴 광투과 패턴은 회로 패턴 집합 영역의 주위에 배치하고, 또한 회로 패턴 집합 영역의 중앙에 가장 가까운 영역에 배치하면, 렌즈의 개구 영역이 유효하게 활용되게 된다.

또 세로 길이의 광투과 패턴의 길이를 회로 패턴의 세로 방향의 길이보다도 길게 한다. 가로 길이의 광투과 패턴의 길이를 회로 패턴의 가로 방향의 길이보다도 길게 한다. 이에 따라 블라인드의 가장자리의 투영 부분을 몇 개인가로 분할해서 광투과 패턴의 투과광을 조사할 경우에, 조사의 단절의 발생을 방지할 수가 있다.

광투과 패턴의 배치를 회로 패턴의 집합 영역의 중앙으로 치우쳐서 배치하면, 렌즈의 유효 노광 에어리어를 최대한으로 이용할 수가 있고, 패턴이 선대칭이 되도록 함으로써 레티큘의 설계 단계에서의 프로그램 작성이 용이해진다.

또한 회로 패턴과 블라인드 에지 소거용의 광투과 패턴을 동일 레티큘 상에 형성함으로써 레티큘의 교환이 불요해지고, 재위치 맞춤에 의한 처리량의 저하를 방지할 수 있다.

(발명의 실시예)

여기서 이하에 본 발명의 실시예를 도면에 의거해서 설명한다.

도 2는 본 발명의 실시예에 의한 반도체 장치의 제조 공정 중의 레지스트 노광에 사용하는 노광 장치의 일례를 나타내고 있다.

이 노광 장치에서는 광원(1)으로부터 웨이퍼 스테이지(2)를 향해서 블라인드(3), 미러(4), 상부 렌즈계(5), 축소 투영부(6)가 차례로 배치되어 있으며, 상부 렌즈계(5)와 축소 투영부(6) 사이에 후술하는 레티큘(노광 마스크)(7)이 배치된다.

블라인드(3)는 예를 들어 도 3에 나타낸 바와 같이 복수 개의 차광판(3a∼3d)을 가지며, 차광판(3a∼3d)을 조합해서 소망하는 형상의 개구부(3e)를 형성하도록 되어 있다. 개구부(3e)의 크기나 위치는 각각의 차광판(3a∼3d)의 세로, 가로 방향으로의 이동에 의해서 변경할 수가 있다.

레티큘(7)은 예를 들어 도 4에 나타낸 바와 같이 평면이 사각형의 투과성 기판(예를 들어 석영 기판)(7s)을 가지며, 그 광투명성 기판(7s) 상에는 서로 인접해서 배치되는 복수의 직사각형 형상의 제 1∼ 제 4 회로 패턴 영역(7a∼7d)이 형성되어 있다. 그들 회로 패턴 영역(7a∼7d)이 집합한 직사각형 형상의 집합 영역(7e)은 크롬제의 차광 프레임(7f)에 의해서 둘러싸여 있다. 또 집합 영역(7e)의 4개의 변 중 서로 인접하는 2개의 변의 각각의 외측에는 그들 변에 평행한 제 1 슬릿 패턴(광투과 패턴)(7g)과 제 2 슬릿 패턴(광투과 패턴)(7h)이 차광 프레임(7f)에 둘어싸여 형성되어 있다. 제 1 슬릿 패턴(7g)은 이것에 평행한 회로 패턴(7a)의 변보다도 0.2∼1.0mm 정도(예를 들어 0.5mm) 길고, 또 제 2 슬릿 패턴(7h)은 이것에 평행한 회로 패턴(7d)보다도 0.2∼1.0mm 정도(예를 들어 0.5mm) 길게 형성되어 있다. 이 0. 2∼1.0mm 범위 내의 값은 예를 들어 스크라이브 라인 폭으로 하여도 좋다. 스크라이브 라인은 복수의 회로 패턴(7a∼7d)을 칩 형상으로 분리하는 경우로 절단되는 라인이다.

레티큘(7)의 회로 패턴 영역(7a∼7d) 내에는 특히 도시하지 않지만, 각각 차광 프레임(7f)과 동일 재료의 크롬막으로 구성된, 예를 들어 MOS 트랜지스터의 게이트 전극, 배선 패턴 또는 커패시터 대향 전극과 같은 패턴이 형성되어 있다.

레티큘(7)의 평면의 크기는 예를 들어 150mm×150mm, 회로 패턴 영역(7a∼7d)의 각 평면의 크기는 최대로 약 120mm×120mm, 제 1 및 제 2 슬릿 패턴(7g, 7h)의 갭(G₁, G₂)은 2mm이고, 회로 패턴 영역(7a∼7d)에 형성되는 회로 패턴은 예를 들어 1/5배로 축소되어서 반도체 웨이퍼(W) 상의 레지스트(R)에 투영 노광된다.

이와 같은 레티큘(7)은 노광 장치의 상부 렌즈계(5)와 축소 투영부(6) 사이에 배치되고, 레티큘(7)의 회로 패턴 영역(7a∼7d)은 도 5a에 나타낸 바와 같이 반도체 웨이퍼(W) 상의 레지스트(R)에 반복해서 노광된다.

우선 도 5a에 나타내는 사각의 실선으로 둘러싸인 사각 부분은 반도체 웨이퍼(W)의 가장자리에 전혀 겹치지 않고 도 4에 나타내는 모든 회로 패턴 영역(7a∼7d)을 동시에 노광하는 영역이다.

이와 같은 영역으로의 노광은 도 6a에 나타낸 바와 같이, 블라인드(3)를 통과한 광이 레티큘(7)의 모든 회로 패턴 영역(7a∼7d)만을 통과하도록 블라인드(3)의 개구부(3e)의 형상 및 위치를 설정한다. 이에 따라 1회의 광 조사에 의해서 레지스트(R)에 노광되는 패턴 잠상의 평면의 외형은 도 6b와 같이 되고, 복수의 회로 패턴(10)의 잠상이 인접해서 동시에 형성된다. 도 6b에 나타내는 복수의 회로 패턴(10)은 웨이퍼 스테이지(2)의 X 방향, Y 방향의 어느 쪽이든 또는 양방향의 이동에 따라서 레지스트(R)에 반복 투영 노광된다.

이에 대해서 레티큘(7) 상의 모든 회로 패턴이 전사되지 않는 영역, 즉 도 4의 사선으로 나타낸 영역의 회로 패턴은 예를 들어 다음과 같이 노광된다.

우선 투영 노광시에 레티큘(7) 상의 일부의 회로 패턴 영역(7a∼7d)이 반도체 웨이퍼(W)의 가장자리에 겹칠 경우에는, 도 7a에 나타낸 바와 같이 블라인드(3)의 차광판(3a∼3d)의 위치를 조정함으로써 반도체 웨이퍼(W)의 가장자리에 전혀 겹치지 않는 회로 패턴 영역(7c)과 그 가장자리에 근소하게 비어져 나올 정도의 영역에만 광을 조사하는 위치, 크기 및 형상이 되도록 블라인드(3)의 개구부(3e)를 변형시킨다. 이 경우, 기타의 회로 패턴 영역(7a∼7d)에는 광을 실질적으로 투과시키지 않도록 한다.

그리고 결락이 없는 유효한 회로 패턴만을 레지스트(R)에 노광한다.

레지스트(R)에 형성되는 회로 패턴(11)의 잠상의 외형은 도 7b에 나타낸 바와 같이 된다. 회로 패턴 영역(7c) 중의 차광 프레임(7f)으로 구획되지 않는 측에는 회로 패턴 영역(7a∼7d)의 가장자리가 블라인드(3)에 의해 절단되어서 투영 노광되어진다. 이와 같이 일부가 투영 노광된 회로 패턴을 무효한 회로 패턴(12)이라 한다.

블라인드(3)에 의해 절단된 부분이 투영된 레지스트(R)에서는 블라인드(3)의 에지가 투영된 부분에 초점 흐림이 생긴다. 즉 레티큘(7) 상의 몇 개인가의 회로 패턴 영역(7a∼7d)을 블라인드(3)로 차광하면, 그 블라인드(3)의 에지 부분이 레지스트(R)에 투영되어진다. 이 블라인드(3)의 에지 부분은 레지스트(R)레서는 초점이 맞고 있지 않으므로, 흐림이 생겨서 이상 패턴 발생의 원인이 되고, 나아가서는 종래 기술의 경우에서 설명한 바와 같은 파티클이 발생하는 원인이 된다. 이 때문에 블라인드(3)의 에지 부분이 나타나는 영역을 제 1 및 제 2 슬릿 패턴(7g, 7h)을 통해서 광을 조사하도록 해서 그 흐림의 부분의 레지스트를 제거하도록 하였다. 이 블라인드(3)의 에지를 이하 블라인드 에지라고도 한다.

이와 같이 정상적으로 노광된 회로 패턴(11)의 주위에 존재하는 무효한 회로 패턴(12)을 제거하기 위해서 다음과 같은 추가 노광 또는 이중 노광을 행한다.

블라인드(3)의 차광판(3a∼3d)의 각각을 이동해서 도 8a에 나타낸 바와 같이 레티큘(7) 상의 제 2 슬릿 패턴(7h)에만 광을 조사하는 위치, 크기 및 형상이 되도록 블라인드(3)의 개구부(3e)를 변형시킨다. 그 개구부(3e)와 무효한 회로 패턴(12)과의 위치 맞춤은 웨이퍼 스테이지(2)를 이동함으로써 행한다.

그리고 노광 장치에서 제 2 슬릿 패턴(7h)을 투과한 광을 유효한 회로 패턴(11)의 X 방향에 인접하는 무효한 회로 패턴(12)에 조사한다. 이에 따라 도 7b에 나타낸 무효한 회로 패턴(12) 중 X 방향측에 존재하는 블라인드 에지의 전사 부분을 완전히 소멸시켜서 도 8b에 나타내는 패턴 잠상(13)을 형성한다.

그 결과, 도 8b에 나타낸 바와 같이 유효한 회로 패턴(11)의 X 방향측의 에지가 샤프해짐과 동시에 그 X 방향측에 존재하는 블라인드의 가장자리가 소멸해서 작은 광 조사 패턴 잠상(13)이 형성된다.

이어서 도 9a에 나타낸 바와 같이 블라인드(3)의 차광판(3a∼3d)을 이동해서 레티큘(7) 상의 제 1 슬릿 패턴(7g)에만 광을 조사하는 위치, 크기 및 형상이 되도록 블라인드(3)의 개구부(3e)를 변화시킨다. 개구부(3e)와 무효한 회로 패턴(12)의 위치 맞춤은 웨이퍼 스테이지(2)를 이동함으로써 행한다.

그리고 제 1 슬릿 패턴(7g)을 통과하는 광을 유효한 회로 패턴(11)의 Y 방향에 인접하는 블라인드(3)의 에지의 전사 부분에 조사한다. 이에 따라 유효한 회로 패턴(11)의 Y 방향측에 존재하는 블라인드 에지를 완전하게 삭감시켜서, 도 9b에 나타낸 패턴 잠상을 형성한다. 그 결과 유효한 회로 패턴(11)의 Y 방향 측의 에지가 샤프해짐과 동시에 Y 방향의 블라인드(3)의 에지 전사 부분이 삭감해서 작은 패턴 잠상(14)이 형성된다.

또한 레티큘(7) 상에서 제 1 및 제 2 회로 패턴(7g, 7h)은 쌍방 모두 평행한 회로 패턴 영역(7a∼7d)의 변보다도 약간 길게 형성되어 있으므로, 제 1 및 제 2 슬릿 패턴(7g, 7h)이 레지스트(R)에 투영 노광된 경우에는 그들 단부가 서로 겹치게 된다.

상술한 노광 처리는 레티큘(7) 상의 복수의 회로 패턴 영역(7a∼7d)의 일부를 블라인드(3)로 덮어버리면, 그 블라인드(3)의 에지가 투사된 부분에는 초점 흐림에 의한 이상 패턴이 발생하는 사실에 입각한 것이며, 그와 같은 사실은 일본국 특개평7-142309호 공보에는 기재되어 있지 않다.

상술한 바와 같이 레티큘을 사용해서 회로 패턴을 반복해서 레지스트에 투영 노광하는 공정과, 블라인드 에지의 전사 부분을 광 조사에 의해 소멸시키는 공정을 마치면, 도 5a의 실선 및 파선으로 구획된 수의 회로 패턴의 잠상이 형성된다. 이에 따라 반도체 웨이퍼(W)의 가장자리가 겹치는 회로 패턴은 노광되지 않게 된다. 따라서 이와 같은 노광을 마친 후에 레지스트(R)를 퍼들 현상하면, 반도체 웨이퍼(W) 가장자리를 따른 영역에는 레지스트(R)가 남음과 동시에 그 가장자리 근방에 형성되는 유효한 회로 패턴과 그 에지 부분은 흐림이 없는 샤프한 형상이 나타나게 된다.

이러한 현상 처리의 후에는 도 5b에 나타낸 바와 같이 레지스트(R) 아래의 막(20)을 패터닝하는 공정, 기타의 공정을 거쳐서 반도체 웨이퍼에 복수의 반도체 집적 회로가 형성된다.

다음에 레티큘의 다른 예를 이하에 설명한다.

레티큘에 형성되는 회로 패턴은 도 4에 나타낸 바와 같이 4개에 한정되는 것이 아니고, 도 10a∼도 14에 나타낸 바와 같이 2개 이상이면 상기한 슬릿 패턴에 의한 이중 노광(주변 노광)을 이용할 수 있다.

우선 도 10a, 도 10b에 나타낸 바와 같이 복수의 회로 패턴 영역(21)이 한쪽 방향에만 직렬로 배열되어 있는 레티큘을 사용할 경우에는, 회로 패턴 영역(21) 끼리의 경계 근방에 블라인드(3)의 에지가 노광되므로, 회로 패턴 영역(21)의 경계선에 평행한 슬릿 패턴(23)을 적어도 1개 설치하면 된다.

또 도 11에 나타낸 바와 같이 2개의 회로 패턴 영역(24)을 칸막이 띠(25)로 가르는 구조의 레티큘을 채용할 경우에는, 슬릿 패턴 대신에 U자 형상의 보조 노광 패턴(26)을 형성하여도 된다. 이 경우 레지스트(R)에서는 칸막이 띠(25)와 차광 프레임(27)이 정초점(just focus)로 전사되므로, 유효한 회로 패턴 영역(24)의 4변의 에지는 모두 샤프해진다.

따라서 일부가 노광된 무효한 회로 패턴은 도 11의 파선으로 나타낸 바와 같이 칸막이 띠(25)의 전사 부분과 U자 형상의 보조 패턴(26)으로 블라인드 에지를 둘러싼다. 그리고 그 둘러싸인 영역에 광이 조사되게 된다.

또한 레티큘 상에서 동일 방향으로만 복수의 회로 패턴을 반복해서 나열할 경우에는 슬릿 패턴이나 U자 형상의 보조 패턴의 광투과 부분은 회로 패턴이 대향하는 변과 동일 길이가 되면 충분하고, 그들 광투과 부분을 통해서 블라인드 에지를 노광으로 소멸시킬 수가 있다.

도 12∼도 14에 나타낸 바와 같이 X방향과 Y방향에 복수의 회로 패턴(30)이 형성되어 있는 레티큘을 채용할 경우에는, X 방향과 Y방향으로 각각 평행한 적어도 2개의 슬릿 패턴(31, 32)을 차광 프레임(33)내에 형성할 필요가 있다. 그들 슬릿 패턴(31, 32)의 형성 위치는 회로 패턴(30)이 집합한 집합 영역(34)의 중앙으로 치우친 위치에 배치하는 것이 바람직하다. 이것은 도 2에 나타낸 바와 같은 노광 장치의 스테퍼(2) 상에서의 유효한 노광 영역은, 예를 들어 직경 22mm 정도의 원형으로 되어 있다. 이 때문에, 예를 들어 도 13에 나타낸 바와 같이 간극이 좁은 슬릿 패턴(31, 32)을 중앙으로 치우치게 함으로써 회로 패턴(30)이 유효 노광 영역(35)에 가득 찬 크기로 배치할 수가 있다.

또한 상기한 실시예에서는 레지스트에서의 블라인드 에지 전사부에 광을 조사하기 위한 슬릿 패턴이나 U자 형상 보조 패턴을 회로 패턴과 동일 레티큘 상에 형성하였지만, 다른 레티큘에 형성하여도 된다. 또 상기한 실시예에서는 회로 패턴의 노광후에 블라인드 에지를 소거하도록 하였지만, 그 순서가 반대이어도 된다.

또 슬릿 패턴과 U자 보조 패턴은 다같이 반도체 웨이퍼로부터 비어져 나오지 않도록 노광하는 것이 바람직하다.

또한 슬릿 패턴(광투과 패턴)의 길이는 회로 패턴의 각변의 총합계와 같게 하여도 된다.

이상 상술한 바와 같이 본 발명에 의하면, 레티큘에 형성된 복수의 회로 패턴을 반도체 웨이퍼 상의 레지스트에 투사할 때에 반도체 웨이퍼의 가장자리에 겹치는 회로 패턴을 블라인드로 차광하면서 행한 후에, 반도체 웨이퍼 상에서 블라인드의 가장자리가 전사된 부분을 다른 마스크를 사용해서 부분적으로 광을 조사해서 블라인드의 가장자리의 전사 부분을 소멸하도록 하고 있다. 이 때문에 반도체 웨이퍼의 가장자리에 겹치는 무효한 회로 패턴의 노광을 방지해서 반도체 웨이퍼의 가장자리에 생기는 이상한 레지스트 패턴의 발생을 방지함과 동시에, 블라인드의 가장자리의 전사의 초점 흐림에 의해 생기는 이상한 레지스트 패턴의 발생이 방지되어, 이상한 레지스트 패턴의 발생에 기인하여 생기는 파티클의 발생을 대폭 억제할 수가 있다.

더구나 레티큘에 복수 형성된 회로 패턴 중 반도체 웨이퍼의 가장자리에 겹치지 않는 것만을 노광하도록 하였으므로, 반도체 웨이퍼 상에 형성하는 유효한 회로 패턴을 줄일 필요가 없어지고, 이에 따라 수율을 높일 수가 있다.

또한 복수의 회로 패턴이 형성된 레티큘을 사용하고 있으므로, 처리량의 저하를 방지할 수 있다.

회로 패턴과 블라인드 에지 소거용의 패턴을 동일 레티큘 상에 형성함으로써 레티큘의 교환이 불필요해지고, 재위치 맞춤에 의한 처리량의 저하를 방지할 수 있다.

Claims (13)

1. 회로 패턴이 반복해서 복수 개소에 형성된 제 1 노광 마스크를 반도체 웨이퍼 상의 레지스트를 향해서 배치하는 공정과,

   복수의 상기 회로 패턴 중 상기 반도체 웨이퍼의 가장자리에 겹치는 부분의 상기 회로 패턴을, 나머지 상기 회로 패턴을 침식하지 않는 범위에서 블라인드로 차광하는 공정과,

   상기 블라인드로 일부가 차광된 상태에서 상기 제 1 노광 마스크의 상기 회로 패턴을 통해서 상기 레지스트를 노광하는 공정과,

   상기 레지스트 중 상기 블라인드의 가장자리의 전사 부분에 차광막으로 구획된 광투과 패턴을 갖는 제 2 노광 마스크를 사용해서 광을 조사하는 공정과,

   상기 레지스트를 현상하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
2. 제 1항에 있어서, 상기 제 1 노광 마스크와 상기 제 2 노광 마스크는 1개의 기판 상에 형성된 것이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제 2항에 있어서, 상기 제 1 노광 마스크에서 복수의 상기 회로 패턴은 1방향으로 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제 3항에 있어서, 상기 제 2 노광 마스크는 상기 기판 상에서 상기 제 1 노광 마스크에 대해서 상기 1방향으로 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제 4항에 있어서, 상기 제 2 노광 마스크의 상기 광투과 패턴의 적어도 1개는 상기 기판 상에서 상기 제 1 노광 마스크의 복수의 상기 회로 패턴의 배열 방향의 연장 상에 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제 2항에 있어서, 상기 제 1 노광 마스크의 복수의 상기 회로 패턴은 제 1 영역의 제 1 방향과 제 2 방향으로 반복해서 배치되고,

   또한 복수의 상기 광투과 패턴은 상기 제 1 영역의 외측에서 상기 제 1 영역의 측부를 따라서 상기 제 1 방향 또는 상기 제 2 방향으로 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제 6항에 있어서, 상기 광의 조사시에 복수의 상기 광투과 패턴 중의 1개가 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
8. 제 6항에 있어서, 상기 제 1 영역의 형상은 다각형으로서, 그 다각형은 상기 제 1 방향으로 뻗어 있는 변을 갖고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
9. 제 8항에 있어서, 상기 광투과 패턴은 상기 변의 중앙에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
10. 제 6항에 있어서, 상기 제 1 영역은 상기 제 1 방향과 상기 제 2 방향을 각각 따른 제 1 변과 제 2 변을 갖는 다각형으로서, 복수의 상기 광투과 패턴은 상기 제 1 변 또는 상기 제 2 변의 중앙에 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
11. 제 1항에 있어서, 상기 광투과 패턴은 제 1 방향으로 평행한 길이를 갖고, 그 길이는 회로 패턴 중 상기 제 1 방향에 평행한 1개의 변보다도 긴 것을 특징으로 하는 반도체 장치의 제조 방법.
12. 제 1항에 있어서, 상기 광투과 패턴은 복수의 상기 회로 패턴의 각각의 1변의 길이의 폭의 합과 실질적으로 같은 것을 특징으로 하는 반도체 장치의 제조 방법.
13. 제 1항에 있어서, 상기 광투과 패턴은 DRAM 셀의 일부를 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.