KR19990035752A - 라디오 데이터 시스템 수신기의 블록 계수기 동기화장치 - Google Patents

Abstract

본 자료는 동기화가 완료된 후 해독기가 수신된 비트의 오차 교정을 시행할 수 있는 라디오 데이터 시스템 수신기의 블록 계수기를 동기화시키는 장치에 관한 것이다. 블록 계수기를 동기화시키기 위한 절차가 오차 교정을 위한 절차에 통합되고, 비트 주기마다 반복된다.

Description

라디오 데이터 시스템 수신기의 블록 계수기 동기화 장치

라디오 데이터 시스템 수신기의 블록 계수기를 동기화시키기 위한 과정은 라디오 데이터 시스템에 대해서도 상술한 바 있는 DIN EN 50 067에서 소개되었다. 블록 계수기 동기화의 근거가 되는 이론은 상기 DIN 표준규격의 부록 C에 기술되어 있다.

블록 계수기를 동기화시키는 장치에 관해 기술된 것은 더 이전의 특허출원 P 195 11 147.8의 자료에서였다.

라디오 데이터 시스템 수신기에 설치된 해독기의 작동원리는 DIN EN 50 067의 부록 B에 설명되어 있다.

해독기의 특수한 실시형태에 관해서는 더 이전의 특허출원 P 195 20 685.1에 언급되어 있다. 이 해독기는 청구항 1의 전문에 언급된 특징을 통해 이해할 수 있다.

청구항 1의 특징부에 기술된 특성을 가진 해독기가 있는 라디오 데이터 시스템(RDS; radio data system) 수신기에서 블록 계수기(block counter)를 동기화시키기 위한 장치는 특허권 보호법의 대상이다.

본 발명에 관한 그밖의 설명에 관해서는 첨부된 도면을 참조한다.

도 1은 블록 계수기의 동기화 및 데이터 블록의 해독에 이용되는 회로 배열(circuit array)의 블록도이고,

도 2는 동기화 회로의 세부를 도시한 것이다.

DIN EN 50 067에 따르면 송신측에서 최종적으로 라디오 데이터 시스템 수신기에 관계있는, 16비트로 구성된 정보 단어(information word)에 정보 단어로부터 산출되고 10비트로 구성된 검사어(check word)가 부가된다. 정보 단어와 검사어는 함께 데이터 워드(data word)를 구성한다. 또한 송신측에서 검사어에 오프셋 워드(offset word)가 오버레이된다. 오프셋 워드는 데이터 워드가 데이터 그룹 내에서 차지하는 위치에 의해 산출되는데, 데이터 그룹은 항상 네 개의 데이터 워드로 구성된다.

데이터 그룹 내의 제 1, 제 2, 제 4 데이터 워드에는 항상 같은 오프셋 워드가 할당되는 반면, 제 3 데이터 워드에는 두 개의 서로 다른 오프셋 워드 중 하나가 이용된다.

이밖에도 특정한 데이터 전송시에는 데이터 그룹 내에서 네 개의 데이터 워드를 구별할 필요가 없어진다. 이 경우 모든 데이터 워드에 같은 오프셋 워드가 오버레이된다. 따라서 라디오 데이터 시스템에서 여섯 개의 서로 다른 오프셋 워드가 정의되어 있다. 그 결과 한편으로는 다음에 기술하게 될 절차에 이 오프셋 워드들을 이용할 수 있고, 다른 한편으로는 여섯 개의 오프셋 워드를 모두 이 절차를 위해 해독기의 오프셋 워드 발생기(offset word generator)에서 생성할 수 있게 된다. 오프셋 워드가 오버레이된 후에는 26개의 비트를 포함하는 데이터 블록이 생성된다.

송신측에서 수신측으로 가는 도중에 라디오 데이터 시스템에서 전달할 비트에 오류가 발생할 수 있다. 이전에 1회 또는 수회에 걸쳐 완전한 데이터 블록이 오류가 발생하지 않은 상태에서 수신된 적이 있고, 이때 라디오 데이터 시스템 수신기에서 블록 계수기가 동기화될 수 있었던 경우, 라디오 데이터 시스템은 하나의 데이터 블록에서 다섯 개의 비트 오류까지 교정할 수 있도록 한다. 동기화를 위해서는 라디오 데이터 시스템 수신기로부터 수신된, 무한한 비트 스트림(bit stream)에서 데이터 블록의 시작을 파악하여야 한다. 동기화를 위한 수단에 관해서는 다음에 도 1을 이용해서 기술하도록 한다.

모든 라디오 데이터 시스템 전파 수신기에는 본문에서는 자세히 설명하지 않은 전파 수신 부품의 멀티플렉서 신호 출력(multiplexer signal output)에 라디오 데이터 수신기(radio data receiver)(1)가 접속된다. 상기 DIN EN 50 067에서 전형적인 라디오 데이터 수신기(1)에 관해 자세하게 설명되었기 때문에 라디오 데이터 수신기의 세부사항에 대해서는 언급하지 않기로 한다. 여기서는 라디오 데이터 수신기(1)에서 라디오 데이터와 비트 펄스(bit pulse)의 개별적인 비트들이 재생되는 것에 관해 중점적으로 다루고자 한다.

수신기를 켜면 라디오 데이터 수신기가 비트 펄스를 출력하기 시작하고, 비트 계수기(bit counter)(2)는 우선 클록 펄스 접속선(clock pulse line)(T)을 거쳐 수신된 비트 펄스를 카운트하기 시작한다.

동시에 라디오 데이터 수신기(1)에서 재생된 비트들은 데이터 변환기(data translator)(3)를 거쳐 26비트 시프트 레지스터(26 bit shift register)(4)에서 판독입력(read-in)되고, 거기서 버퍼링(buffering)된다. 26개의 비트 펄스를 수신한 다음 비트 계수기(2)의 출구(exit) B에서 블록 펄스(block pulse)가 생성된다. 그러면 블록 계수기(2)가 자동적으로 0으로 리셋된다. 블록 펄스의 수는 2비트 블록 계수기(5)에서 카운트된다. 블록 계수기(5)의 출구에서 네 개의 블록 펄스가 진행될 때마다 그룹 펄스(group pulse)가 하나씩 감소된다. 그러면 블록 계수기(5)도 자동적으로 0으로 리셋된다.

그 결과 각 그룹 내에서 모든 데이터 블록은 블록 계수기(5)의 단 계수에 할당되게 된다.

우연한 경우를 제외하면 첫 번째로 수신된 비트라고 해서 반드시 데이터 블록의 제 1 비트가 되는 것은 아니다. 따라서 다음 단계에서의 처리를 위해 데이터 워드를 최종적으로 출력하기 전에, 다음에 이어지는 어셈블리에서 다음 데이터 블록이 어디에서 시작되는지를 조사해야 한다. 이를 위해 필요한, 개별적인 절차들은 제어 장치(6)에서 제어된다.

도 1의 실시예에 따르면 한편으로 시프트 레지스터(4)의 출구가 데이터 변환기(3)를 거쳐 시프트 레지스터(4)의 입구(entry)에서의 위치 II로 되돌아감으로써, 시프트 레지스터(4)의 내용이 회전할 수 있다. 다른 한편으로는 시프트 레지스터(4)의 출구가 제 1 배타적 논리합 단계(XOR level)(7)의 제 1 입구와 연결된다. 이 배타적 논리합 단계(7)의 제 2 입구는 오프셋 워드 발생기(8)의 출구와 연결된다.

10비트 신드롬 레지스터(10 bit syndrome register)(10)의 입구는 폐쇄 단계(lock out level)(9)를 거쳐 제 1 배타적 논리합 단계(7)의 출구와 연결된다. 신드롬 레지스터(10)에서는 열 개의 기억장치 소자가 연쇄화 루프(chaining loop)(11)를 거쳐 신드롬 수치(syndrome value)를 산출하기 위해 서로 연계되어 있다. 그밖에 연쇄화 루프의 세부사항에 관해서는 DIN EN 50 067의 부록 B에 상세히 설명되어 있으므로 여기서는 기술하지 않기로 한다.

동기화를 위해 동기화 회로(12)가 신드롬 레지스터(10)에 접속되는데, 동기화 회로(12)는 신드롬 레지스터(10)에서 산출된 신드롬 수치가 0인지 여부를 파악한다. 신드롬 수치가 0임이 파악되면 블록 계수기를 동기화하는데 중요한 전제조건이 충족된다. 동기화에 관한 그밖의 세부사항은 도 2를 설명하면서 다루기로 한다.

동기화가 완료되고, 경우에 따라 오류가 교정된 다음 데이터 블록을 해독하기 위해서 상기 신드롬 레지스터(10)의 출구에는 게이트 회로(13)가, 연쇄화 루프의 입구에는 루프 게이트(loop gate)(14)가 위치하게 되는데, 이 모두 부정 논리합 게이트(NOR gate)(15)에 의해 제어된다. 게이트 회로(13)의 출구는 제 2 배타적 논리합 단계(16)의 제 2 입구와 연결되고, 배타적 논리합 단계(16)의 제 1 입구는 직접 제 1 배타적 논리합 단계(7)의 출구에 접속된다. 제 2 배타적 논리합 단계(16) 뒤에 있는 게이트 회로(17)는 데이터 워드의 출구로서의 기능을 한다.

DIN EN 50 067에서는 경우에 따라 오류 교정을 실시하기 위해 충족시켜야 할 전제조건에 관해 다루고 있다. 오류가 발생하지 않았거나 오류가 교정된, 마지막으로 언급한 모듈을 가진 데이터 워드가 출력되는 과정에 관해서는 두 번째로 언급한 특허출원 P 1 95 20 685.1에 상세히 설명되어 있다.

도 1에 관한 지금까지의 설명에서 알 수 있듯이 데이터 흐름(data flow)이 블록 계수기의 동기화와 데이터 블록의 해독, 그리고 경우에 따라서는 데이터 블록 내에서의 오류 교정을 위해 비로소 분기(branch)되는 것은 신드롬 레지스터(10)의 출구가 있는 면(exit side)에서이다. 본 발명에 의한 절차가 가진 중요한 특징 중 하나는 이 두 과정을 위해 시프트 레지스터(4)와 제 1 배타적 논리합 부분(7), 오프셋 워드 발생기(8), 신드롬 레지스터(10)를 공동으로 이용하는 것이다.

첫 번째로 언급한 특허출원 P 1 95 11 147.8에서 이미 첫째, 블록 계수기를 동기화시키기 위해 26비트 시프트 레지스터를 비트 주기(bit period)마다 최소한 n번 판독하고(여기서 n은 허용되는 오프셋 워드의 수와 같음), 둘째, 판독할 때마다 시프트 레지스터로부터 판독된 데이터 블록이 오프셋 발생기(8)에 의해 생성된 허용된 n개의 오프셋 워드 가운데 다른 오프셋 워드와 배타적 논리합으로 연계되며, 셋째, 그런 다음 배타적 논리합 단계의 출구에서 다시 이용할 수 있는 데이터 워드를 신드롬 레지스터에 판독입력하고, 이때 데이터 워드의 신드롬을 산출하며, 산출된 신드롬 수치가 0일 때와 마찬가지로 블록 계수기를 동기화할 수 있다는 것이 언급되었다.

두 번째 언급한 특허출원 P 1 95 20 685.1에서는, 첫째, 데이터 블록의 마지막 비트 주기에 오류를 교정하기 위해 26비트 시프트 레지스터를 두 번 판독하는데, 이때 판독할 때마다 판독한 데이터 블록을 같은 오프셋 워드와 배타적 논리합으로 연계하며, 둘째, 처음으로 판독할 때 연계화 완료 후 이용가능한 데이터 워드를 신드롬 레지스터로 판독입력하고, 판독입력시 데이터 워드의 신드롬을 산출하며, 셋째, 두 번째로 판독할 때 데이터 워드를 출력하고, 만일 교정이 되는 경우 어떻게 교정을 하는지에 관해 언급한 바 있다. 본 발명에 의해서는, 첫째, -제어 장치(6)에 의해 제어되는- 시프트 레지스터(4)를 비트 주기마다 2n번씩 판독하고, 홀수번째로 판독을 시작하기 전에 오프셋 워드 발생기(8)가 바로 다음에 오는 오프셋 워드가 생성되도록 스텝 처리되며, 신드롬 레지스터(10)가 삭제되고, 홀수번째로 판독을 하는 동안에만 데이터 워드가 신드롬 레지스터(10)에 판독입력되는 경우, 블록 계수기의 동기화 과정을 오류 교정을 위한 절차에 통합하고, 여기서 시프트 레지스터(4)와 오프셋 워드 발생기(8), 제 1 배타적 논리합 단계(7), 신드롬 레지스터(10)를 동기화 및 경우에 따라 오류 교정을 위해서도 함께 이용될 수 있게 되었으며, 둘째, 홀수번째로 판독할 때 산출된 신드롬이 0인 경우 블록 계수기의 동기화가 트리거되는 반면, 짝수번째로 판독을 할 때는 산출된 신드롬이 0인 경우 데이터 워드가 출력되거나, 오류 교정을 하고자 하는 시도가 이루어지게 되었다.

다음에서는 도 2를 통해 우선 제어 장치(6)에 관해 보다 자세히 설명하고자 한다. 본 발명에 의해서는 시프트 레지스터가 비트 주기마다 2n번씩 판독되기 때문에 - n = 6인 경우 - 자리이동 접속선(V)에서 제어 장치(6)에서 생성되는 각각 26개의 자리이동 펄스(shift pulse)로 구성된 12개의 패킷을 생성할 필요가 있다. 이 자리이동 펄스는 시프트 레지스터(4)의 판독 뿐만 아니라 오프셋 워드 발생기(8)로 사용되는 롬(ROM)(21)의 판독 과정을 제어하고, 신드롬 레지스터(10)에 클록 펄스를 발생시킨다.

롬(21)에서는 허용된 오프셋 워드들이 주어진 주소로 저장되어 있다. 허용된 오프셋 워드가 4개인 경우 그룹 내에서 데이터 블록이 차지하는 번호가 주소가 되고, 오프셋 워드가 더 많은 경우 주소의 마지막 두 자리는 이 블록 번호와 일치하게 된다.

허용된 오프셋 워드가 6개인 실시예에서는 3비트 계수기(20)가 단계 펄스(stepping pulse)를 받으면 3비트 게수기(20)는 즉시 각 주소들을 잇달아 호출한다. 제어 장치에는 자리이동 펄스와 그밖의 클록 펄스를 생성하기 위해 클록 펄스 장치(clock pulse unit)(22)가 포함된다. 클록 펄스 장치에 관해서는 첫 번째로 언급한 특허출원 P 1 95 11 147.8에 자세히 설명되어 있다. 본 발명에 의한 과정의 첫 번째 실시예에서 중요한 것은 자리이동 펄스가 클록 펄스 장치(22)에서 주파수가 912 kHz인 제 1 발생기(23)로부터 도출되고, 26개의 자리이동 펄스와 그밖에 필요한 클록 펄스가 출력된 다음, 주파수가 19 kHz이고, 펄스가 경우에 따라서는 주소 계수기(address counter)(20)를 한 단위씩 스텝 처리하는 제 2 발생기(24)의 펄스에 의해 클록 펄스 장치(22)가 리셋된다는 점이다.

본 발명에 따라 홀수번째의 판독과 짝수번째의 판독을 구별해야 한다. 왜냐하면 홀수번째의 판독을 위해서는 주소 계수기가 한 단위씩 스텝 처리되어야 다음 오프셋 워드를 롬(21)으로부터 호출할 수 있는 반면, 짝수번째로 판독을 하는 경우에는 데이터 워드를 출력하거나 오류를 교정하기 위해 오프셋 워드를 변화시키지 않기 때문이다.

홀수번째와 짝수번째 판독은 제 2 발생기(24)의 출구에 있는 1비트 계수기(25)를 통해 구별되는데, 1비트 계수기(25)는 계수가 짝수일 때는 반복 접속선(W)을 거쳐 제 2 폐쇄 단계(27)에 의해 주소 계수기(20)의 스텝 처리 입구를 차단하고, 신드롬 레지스터(10)의 입구에서 폐쇄 단계(9)를 차단한다.

앞서 언급한 바와 같이 홀수번째의 판독시 신드롬을 산출한 다음 10비트를 저장하는 신드롬 레지스터(10)의 처음 다섯 개의 기억장치 소자와 두 번째 다섯 개의 기억장치 소자에 0이 저장되어 있는 경우 항상 동기화 신호가 회로 단계(circuit level)(12)의 출구에서 발생한다. 여기서는 자세히 설명되지 않은 플라이휘일 회로(flywheel circuit)(18)에서 동기화 신호가 해석된다. 전파 수신기가 켜지면 그제서야 첫 번째 동기화 신호가 플라이휘일 회로(18)를 그대로 통과하고, 비트 계수기(2)를 0으로 설정한다. 그 결과 블록 펄스 접속선(B) 위에 있는 비트 계수기(2)의 출구에 펄스가 발생한다. 그러면 동기화 접속선(S)의 동기화 신호가 게이트 회로(19)를 개시하고, 게이트 회로(19)에서 오프셋 워드 발생기(8)의 3비트 주소 계수기(20)에서 가장 낮은 두 개의 카운트 레벨의 계수가 블록 계수기(5)로 전달된다. 이로써 블록 계수기(5)가 동기화된다.

홀수번째의 판독에서 동기화가 완료되면 다음에 이어지는 짝수번째의 판독에서는 시프트 레지스터(4)가 가지고 있는 옳은 데이터 워드가 제 1 배타적 논리합 단계(7)에 접속된 제 2 배타적 논리합 단계(16)를 통해, 그리고 반복 접속선(W)이 제어하는 게이트 회로(17)를 통해 출력된다.

홀수번째로 판독할 때 산출된 신드롬이 0이 아닌 경우, 시프트 레지스터(4)에 저장되어 있는 비트들이 데이터 블록을 형성할 수 있는데, 이 데이터 블록을 구성하는 각 비트들은 전송시 오류가 있었던 것들이다. 만일 버스트 오류(burst error)가 발생한 경우 버스트 오류의 길이가 최고 5비트라면, 블록 계수기가 26비트 이전에, 다시 말해 이전 데이터 블록에서 동기화될 수 있었던 경우 또는 플라이휘일 회로(18)가 장치의 동기화 실행을 지시하는 한, 비트 오류를 교정할 수 있다.

오류 교정이 필요한 경우 오류 교정을 위해 짝수번째로 판독할 때 신드롬 레지스터(10)에서 신드롬을 산출하는 마지막 단계에 최종적으로 저장된 비트들은 연쇄화 루프를 통해 다시 정산된다. 이때 신드롬 레지스터(10)의 처음 좌측 다섯 개의 셀 모두에서 0이 나타나면, 특히 DIN EN 50 067의 34페이지에 기술된 것처럼 신드롬 레지스터(10)에 저장된, 다른 비트들을 이용해서 오류를 교정할 수 있다.

지금까지 기술된 과정을 변형한 한 예에서는 시프트 레지스터(4)가 비트 주기마다 불과 (n+2)번씩만 판독된다. 이를 위해 자리이동 펄스(V)는 456 kHz의 주파수로 진동하는 제 1 발생기(23)로부터 도출되는 반면, 클록 펄스 장치(22)를 리셋하기 위한 발생기(24)는 9.6 kHz의 주파수로 작동된다. 이같은 변형에서 비트 주기 내에서 짝수번째 판독이 시작되는 것은 주소 계수기(20)에서 가장 낮은 두 개의 카운트 레벨이 블록 계수기(5)의 계수와 일치하고, 비트 계수기(2)가 0을 가리킬 때 뿐이다.

블록 계수기의 계수와 주소 계수기(15)의 계수 간의 비교는 1비트 계수기(25)를 제어하는 비교 단계(26)에서 이루어진다. 이 두 계수가 일치하고, 동시에 비트 계수기(2)가 0을 가리키면, 발생기(24)의 다음 펄스가 짝수번째의 펄스로 평가된다. 다시 말해 짝수번째의 판독이 해제된다. 이때 하나의 판독 사이클이 지속되는 동안 반복 접속선(W)에 제어 신호가 주어지고, 이 신호는 두 폐쇄 단계(9, 27)를 차단하고, 게이트 루프(17)를 해제한다. 그 다음 판독에서는 주소 계수기(20)가 스텝 처리되고, 폐쇄 단계(9)가 개시된다. 블록 계수기를 동기화하면 주소 계수기(20)와 블록 계수기(5)의 계수는 반드시 일치한다. 그러나 비트 계수기(5)가 우연에 의한 계수를 가리키는 경우에도 비동기 상태에서 이 두 계수가 일치할 수 있다. 주소 계수기는 비트 주기 동안 모든 주소를 한 번씩 통과하기 때문에, 주소 계수기의 계수도 비트 주기마다 한 번씩 우연에 의한 블록 계수기의 계수에 도달하게 된다. 따라서 비트 주기 동안 우선 블록 계수기(5)와 주소 계수기(20)의 계수가 우연히 일치하게 되는 경우가 한 번 있으며, 다음에 이어지는 판독 사이클에서 블록 계수기(5)는 주소 계수기(20)에 따라 동기화된다. 이와 같이 1회의 비트 주기에서 주소 계수기(20)와 블록 계수기(5)의 계수가 두 번 일치함으로써 판독 사이클의 수가 n +2로 선택된다. 즉, 8회의 판독 사이클이 선택되고, 그 결과 8개의 자리이동 펄스의 패킷이 선택되며, 따라서 지정된 발생기(23 및 24)의 주파수가 선택된다.

판독 사이클이 비트 주기에 균일하게 분배될 필요는 없다. 프로세서의 속도가 충분히 빠르다면 판독 사이클의 합이 비트 주기의 일부만으로도 충당이 되고, 장치가 다음 비트 주기가 시작되기 전까지 남은 비트 주기 동안 작동되지 않는다면 본 발명의 범위 내에서 무리가 없다.

본 발명은 청구항 1의 전문에 나열된 특징들로 첫 번째로 언급한 특허출원 P 1 95 11 147.8에 기술된 장치와 구별된다.

본 발명은 블록 계수기를 동기화시키기 위한 절차가 해독 및 경우에 따라 오차 교정을 하는, 앞서 언급한 특수한 해독기의 절차에 통합되고, 해독기의 주요 구성요소들이 블록 계수기의 동기화에도 이용되는 장점이 있다. 그 결과 블록 계수기를 동기화하고 데이터 블록을 해독하는 데 소요되는 비용이 대폭 절감된다. 또한 두 번째로 언급한 특허출원 P 1 95 20 685.1의 자료에 소개된 해독기의 장점을 그대로 가지고 있다.

청구항 2는 청구항 1을 변형한 것으로, 해독기 프로그램에서 거쳐야하는 절차의 수를 줄인 것이 특징이다. 청구항 4에 따른 장치에서는 필요한 절차의 수가 더욱 감소되었다.

청구항 5의 전문에서는 본 발명에 의한 장치에 사용되는 해독기가 두 번째로 언급한 특허출원 P 1 95 20 685.1에서 소개된 해독기와 구별되는 여러 수단에 관해 기술되어 있다.

Claims (10)

1. 수신된 비트가 데이터 블록이 팩된(packed) 임시기억장치에서 순차적으로 판독입력되고, 수신된 비트의 수가 카운트되며, 판독된 각 데이터 블록의 마지막 비트 주기 동안 임시기억장치가 최소한 두 번 판독되고, 판독된 비트가 순차적으로 제 1 배타적 논리합 단계에서 해독기에서 오프셋 워드 발생기에 의해 생성된 오프셋 워드의 비트와 연쇄화되며, 제 1 배타적 논리합 단계를 통과한 비트가 처음으로 판독될 때마다 신드롬 수치를 산출하기 위해 폐쇄 단계를 거쳐 신드롬 레지스터에 판독입력되고, 두 번째로 판독될 때마다 오류 교정이 필요한 경우 오류가 교정된 상태로 직접 제 1 배타적 논리합 단계의 출구에 접속된 제 2 배타적 논리합 단계를 거쳐 출력되는, 프로그램 제어되는 해독기를 가진 라디오 데이터 시스템 수신기의 블록 계수기 동기화 장치에 있어서,

   n이 허용되는 오프셋 워드의 수일 때, 임시기억장치(4)를 비트 주기마다 2n번까지 판독하는, 프로그램 제어되는 수단(6, V)을 가지고, 스텝 동작 펄스가 수신되면 다음에 이어지는 오프셋 워드를 생성하는 오프셋 워드 발생기(8)의 주소 계수기(20)를 통해 홀수번째의 판독 사이클을 짝수번째의 판독 사이클과 구별하는, 그외의 수단(25)을 가지며, 신드롬 레지스터(10)에 접속되고, 신드롬 레지스터(10)에서 산출된 신드롬 수치가 0일 때 동기화 신호를 발생시키며, 이후 비트 계수기(2)를 0으로, 동시에 블록 계수기(5)를 주소 계수기(20)의 계수로 설정하는 수단(12)을 가지고, 짝수번째의 판독 사이클마다 주소 계수기(20)의 스텝 처리 입구 및 신드롬 레지스터(10)의 입구를 차단하는 수단을 가지는 것을 특징으로 하는 라디오 데이터 시스템 수신기의 블록 계수기 동기화 장치.
2. 제 1항에 있어서, 임시기억장치(4)를 비트 주기마다 (n+2)번씩 판독하는 수단(23, 24, V)을 가지고, 주소 계수기(20)의 계수가 블록 계수기(5)의 계수와 일치하는 비트 주기 내의 시점에 주소 계수기(20)의 스텝 처리 입구 및 신드롬 레지스터(10)의 입구를 차단하는 수단(25, 27)을 가지는 것을 특징으로 하는 라디오 데이터 시스템 수신기의 블록 계수기 동기화 장치.
3. 제 1항에 있어서, 임시기억장치(4)를 비트 주기마다 (n+2)번씩 판독하는 수단(23, 24, V)을 가지고, 블록 계수기(5)의 계수가 주소 계수기(20)의 가장 낮은 두 개의 카운트 레벨과 일치하는 비트 주기 내의 시점에 주소 계수기(20)의 스텝 처리 입구 및 신드롬 레지스터(10)의 입구를 차단하는 수단(25, 27)을 가지는 것을 특징으로 하는 라디오 데이터 시스템 수신기의 블록 계수기 동기화 장치.
4. 제 3항에 있어서, 임시기억장치(4)를 비트 주기마다 8회 판독하는 수단(23, V)과, 주소 계수기(20)를 비트 주기마다 6회 스텝 처리하는 수단(20, 25, 26, 27)을 가지는 것을 특징으로 하는 장치.
5. 제 2항 내지 제 4항중 어느 한 항에 있어서, 비트 계수기(2)가 0을 가리키는 비트 주기에 주소 계수기(20)의 스텝 처리 입구와 신드롬 레지스터(10)의 입구를 차단하는 수단(B)을 가지는 것을 특징으로 하는 라디오 데이터 시스템 수신기의 블록 계수기 동기화 장치.
6. 자리이동 펄스를 생성하기 위해 제 1 발생기를 가진 클록 펄스 장치 및 스텝 작동 펄스를 생성하기 위해 제 2 발생기를 포함한 제어 장치를 가지고, 블록 계수기를 가지며, 수신된 비트를 위한 임시기억장치를 가지고, 제 2 입구가 오프셋 워드 발생기의 출구에 접속된 제 1 배타적 논리합 단계를 임시기억장치의 출구에 가지며, 배타적 논리합 단계의 출구와 청구항 5항에 따른 신드롬 레지스터의 입구 사이에 폐쇄 단계를 가진, 프로그램 제어되는 해독기에 있어서,

   다음 오프셋 워드를 생성하도록 오프셋 워드 발생기(8)를 스텝 동작시키기 위한 오프셋 워드 발생기(8)에 주소 계수기(20)를 가지고, 클록 펄스 장치(22)와 주소 계수기(20)의 스텝 처리 입구에 위치한 제 2 발생기(24)의 출구 사이에 제 2 폐쇄 단계(27)를 가지며, 제 2 발생기(24)의 펄스를 카운트하고, 반복 접속선(W)을 거쳐 신드롬 레지스터(10)의 입구에 있는 제 1 폐쇄 단계(9)와 짝수번째의 발생기 펄스 발생시 제 2 폐쇄 단계(27)를 차단하는 1비트 계수기(25)를 가지는 것을 특징으로 하는 프로그램 제어되는 해독기.
7. 제 6항에 있어서, 블록 계수기(5)의 계수가 주소 계수기(20)의 가장 낮은 두 개의 카운트 레벨의 계수와 일치하는 경우 1비트 계수기(25)를 작동시키는 주소 계수기(20)와 블록 계수기(5)의 계수를 비교하기 위한 비교 단계(26)를 가지는 것을 특징으로 하는 프로그램 제어되는 해독기.
8. 제 7항에 있어서, 비트 계수기(2)가 0을 가리킬 때에만 1비트 계수기(25)를 작동시키는 블록 펄스 접속선(B)을 가지는 것을 특징으로 하는 프로그램 제어되는 해독기.
9. 제 6항 내지 제 8항중 어느 한 항에 있어서, 제 1 발생기(23)는 주파수가 912 kHz인 발생기로, 제 2 발생기(24)는 주파수가 19 kHz인 발생기로 제작하는 것을 특징으로 하는 프로그램 제어되는 해독기.
10. 제 6항 내지 제 8항중 어느 한 항에 있어서, 제 1 발생기(23)는 주파수가 456 kHz인 발생기로, 제 2 발생기(24)는 주파수가 9.5 kHz인 발생기로 제작하는 것을 특징으로 하는 프로그램 제어되는 해독기.