KR19990032626A

KR19990032626A - Frame Clock Cycle Counting Device

Info

Publication number: KR19990032626A
Application number: KR1019970053713A
Authority: KR
Inventors: 오연택
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-10-20
Filing date: 1997-10-20
Publication date: 1999-05-15

Abstract

본 발명은 프레임클럭 주기 카운트장치에 관한 것으로, 프레임클럭과 리셋신호에 따라 카운트리셋신호를 출력시키는 리셋신호제어부와, 리셋신호제어부로 부터의 리셋신호가 없는 기간동안 클럭신호를 카운트하는 카운터를 구비하여 구성된다. 이와 같이 구성된 본 발명에 의하면, 프레임클럭이 있는 구간동안의 클럭을 카운트할 수 있고, 부품수가 줄어들게 되어 제조 비용을 낮출수 있다.The present invention relates to a frame clock cycle counting device, comprising: a reset signal controller for outputting a count reset signal according to a frame clock and a reset signal; and a counter for counting a clock signal during a period in which there is no reset signal from the reset signal controller. It is configured by. According to the present invention configured as described above, the clock can be counted during the frame clock period, and the number of parts can be reduced, thereby lowering the manufacturing cost.

Description

Counting Apparatus Syncronized with Frame Signal Period

본 발명은 카운터장치에 관한 것으로, 좀 더 구체적으로는 프레임클럭을 사용하는 디지털 회로에서 프레임클럭의 주기를 카운트하는 장치에 관한 것이다.The present invention relates to a counter device, and more particularly, to an apparatus for counting a period of a frame clock in a digital circuit using the frame clock.

일반적으로 디지털회로에서는 기본클럭(소위 Main Clock)을 카운트 및 디코더를 사용하여 필요한 클럭 또는 제어신호를 생성하여 디지털신호를 처리한다.In general, a digital circuit processes a digital signal by generating a required clock or control signal by counting a basic clock (so-called main clock) and using a decoder.

이와 같은 신호에는 시스템을 동기화시키기 위한 이른바 동기클럭(Syncronization Clock, 또는 Frame Clock)이 있다.Such a signal includes a so-called synchronization clock (or frame clock) for synchronizing the system.

한편, 동기클럭의 펄스의 주기를 카운트하는 경우에 있어서, 카운터는 기본클럭의 엣지(Rising Edge 또는 Falling Edge)에서 카운트를 하게 되는데, 이때 카운터는 프레임클럭에 동기되어야 한다. 즉, 카운터는 프레임클럭(Frame Clock)에 동기되어 카운트동작을 개시하여야 한다.On the other hand, in the case of counting the period of the pulse of the sync clock, the counter is counted at the edge (Rising Edge or Falling Edge) of the basic clock, the counter should be synchronized to the frame clock. That is, the counter should start counting in synchronization with the frame clock.

그러므로 카운터의 리셋입력단은 프레임클럭과 동기되도록 별도의 회로를 구성시켜 카운트되는 타이밍을 프레임클럭과 동기되도록 한다.Therefore, the reset input terminal of the counter configures a separate circuit to be synchronized with the frame clock so that the counted timing is synchronized with the frame clock.

그러나 종래의 실시예에 따른 카운터 입력단의 회로는 1개의 플립플롭, 6개의 인버터, 1개의 오아게이트, 2개의 노어게이트, 2개의 낸드게이트를 사용하게 된다.However, the circuit of the counter input stage according to the conventional embodiment uses one flip-flop, six inverters, one oar gate, two nor gates, and two NAND gates.

따라서, 종래의 카운터 입력단의 리셋제어회로는 모두 12개의 부품을 사용하게 됨으로써 제조단가가 높아지게 되는 문제점이 있다.Therefore, the conventional reset control circuit of the counter input stage has a problem that the manufacturing cost is increased by using all 12 components.

따라서, 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 프레임클럭과 동기된 리셋신호를 발생시킬 수 있고, 회로의 구성이 간단하게 되어 제조단가를 낮춘 프레임클럭 주기 카운트장치를 제공함에 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above-mentioned problems, and provides a frame clock period counting device capable of generating a reset signal synchronized with the frame clock and simplifying the circuit configuration to reduce the manufacturing cost. There is a purpose.

도 1은 본 발명의 실시예에 따른 프레임클럭 주기 카운트장치를 나타낸 도면;1 is a view showing a frame clock period counting apparatus according to an embodiment of the present invention;

도 2는 도 1에 도시된 리셋신호제어부의 타이밍을 나타낸 도면;FIG. 2 is a diagram showing the timing of the reset signal controller shown in FIG. 1; FIG.

도 3은 도 1에 도시된 본 발명의 실시예에 따른 프레임클럭 주기 카운트장치의 카운트출력을 나타낸 도면.3 is a view showing a count output of the frame clock period counting apparatus according to the embodiment of the present invention shown in FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

110 : 리셋신호제어부 120 : 카운터110: reset signal control unit 120: counter

111 : 노어게이트 112~114 : 인버터111: NORGATE 112 ~ 114: Inverter

115 : 디플립플롭115: deflip-flop

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 프레임클럭 주기 카운트장치는 리셋신호와 프레임클럭이 로우레벨이면, 리셋신호를 출력시키는 리셋신호제어부와; 리셋신호제어부로 부터의 리셋신호가 로우레벨인 동안 클럭을 카운트하는 카운터를 포함한다.According to a feature of the present invention proposed to achieve the above object, the frame clock period counting device comprises: a reset signal controller for outputting a reset signal when the reset signal and the frame clock are at a low level; And a counter for counting a clock while the reset signal from the reset signal controller is at a low level.

이 특징의 바람직한 실시예에 있어서, 상기 리셋신호제어부는 리셋신호와 프레임클럭을 논리합하고 반전시켜 출력하는 노어게이트와; 상기 노어게이트로부터 출력된 신호를 지연시키는 복수의 인버터와; 프레임클럭에 따라 인버터로부터 출력된 신호를 버퍼시켜 출력하는 디플립플롭과; 상기 프레임클럭에 따라 디플립플롭을 리셋시키는 리셋 인버터를 포함한다.In a preferred embodiment of the present invention, the reset signal control unit comprises: a nor gate for ORing and inverting the reset signal and the frame clock; A plurality of inverters for delaying a signal output from the NOR gate; A deflip-flop for buffering and outputting a signal output from the inverter according to the frame clock; And a reset inverter for resetting the flip-flop according to the frame clock.

이 특징의 바람직한 실시예에 있어서, 상기 카운터는 4비트 카운터이다.In a preferred embodiment of this aspect, the counter is a 4-bit counter.

이하, 도 1 내지 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 1 to 3.

도 1을 참조하면, 본 발명의 신규한 프레임클럭 주기 카운트장치는 리셋신호제어부(110)와, 카운터(120)를 구비한다. 도면에서 FS256은 기본클럭, RESET은 리셋, SYNC는 프레임클럭, CUT는 카운터출력을 각각 나타낸다.Referring to FIG. 1, the novel frame clock period counting device of the present invention includes a reset signal controller 110 and a counter 120. In the figure, FS256 represents a basic clock, RESET represents a reset, SYNC represents a frame clock, and CUT represents a counter output.

도면에 도시된 바와 같이, 리셋신호제어부(110)의 노어게이트(111)의 입력단으로는 프레임클럭(SYNC)과 리셋(RESET)이 입력된다. 상기 노어게이트(111)의 출력신호는 2개의 인버터(112, 113)를 통해 지연되게 된다.As shown in the figure, a frame clock SYNC and a reset are input to an input terminal of the NOR gate 111 of the reset signal controller 110. The output signal of the NOR gate 111 is delayed through the two inverters 112 and 113.

D플립플롭(115)는 상기 인버터(113)로부터 출력된 신호(데이터)를 버퍼시켜 출력시킨다. 상기 D플립플롭(115)의 클럭입력단(CK)은 프레임클럭(SYNC)신호가 입력된다. 또한 상기 D플립플롭(115)의 리셋신호입력단(RN)은 리셋(RESET)신호가 인버터(114)에 의해 반전되어 입력된다.The D flip-flop 115 buffers and outputs the signal (data) output from the inverter 113. A frame clock signal SYNC is input to the clock input terminal CK of the D flip-flop 115. In addition, the reset signal input terminal RN of the D flip-flop 115 is input inverted by the inverter 114.

도 2에 도시된 바와 같이 리셋신호제어부(110)에 있어서 노어게이트의 출력단의 신호(RS)는 리셋신호가 로우레벨로 반전된 시점부터 프레임클럭이 하이레벨로 반전되는 시점까지 하이레벨이 된다.As shown in FIG. 2, the signal RS of the output terminal of the NOR gate in the reset signal controller 110 becomes high level from the time when the reset signal is inverted to the low level to the time when the frame clock is inverted to the high level.

상기 RS신호는 프레임클럭(SYNC)에 의해 발생되어 카운터로 인가되는 신호가 프레임클럭(SYNC)과 동기됨을 나타낸다.The RS signal is generated by the frame clock SYNC and indicates that the signal applied to the counter is synchronized with the frame clock SYNC.

상기 노어게이트(111)의 출력단에 접속된 2개의 인버터는 신호를 지연시키게 된다. 즉, D플립플롭의 홀드시간(Hold Time)이 짧게 되는데 상기 인버터를 사용하여 극복할 수 있다.The two inverters connected to the output terminal of the NOR gate 111 delay the signal. That is, the hold time of the D flip-flop is shortened and can be overcome by using the inverter.

한편, 카운터(120)의 리셋신호입력단(RESETB)은 리셋신호제어부(110)의 D플립플롭(115)으로부터 출력된 리셋신호가 입력된다. 그리고 카운터(120)의 클럭입력단(CLOCK)은 기본클럭(FS256)이 입력된다.The reset signal input terminal RESETB of the counter 120 receives a reset signal output from the D flip-flop 115 of the reset signal controller 110. The clock input terminal CLOCK of the counter 120 receives a basic clock FS256.

상기 카운터(120)는 예컨대 4비트 카운터로 구성된다. 그러므로 카운터(120)는 0Hex부터 FHex까지의 카운트값을 출력한다.The counter 120 is composed of, for example, a 4-bit counter. Therefore, the counter 120 outputs count values from 0Hex to FHex.

이와 같이 구성된 카운터(120)는 리셋신호입력단(RESETB)으로 로우레벨이 입력되는 기간동안 클럭입력단(CLOCK)로 입력되는 프레임클럭(SYNC)을 카운트하여 출력한다.The counter 120 configured as described above counts and outputs the frame clock SYNC input to the clock input terminal CLOCK during a period in which the low level is input to the reset signal input terminal RESETB.

도 3은 도 1에 도시된 본 발명의 실시예에 따른 프레임클럭 주기 카운트장치의 카운트출력을 나타낸 도면이다.3 is a diagram illustrating a count output of the frame clock period counting device according to the embodiment of the present invention shown in FIG.

도면에 도시된 바와 같이 프레임클럭(SYNC)이 하이레벨인 구간동안 카운터(120)는 0번부터 2번까지의 데이터를 출력시킨다. 즉, 프레임클럭(SYNC)은 4개의 기본클럭(FS256)의 구간동안 하이레벨이된다. 그리고 카운터(120)의 출력(CUT)은 기본클럭(FS256)의 1클럭동안 카운트값을 출력시킨다.As shown in the figure, the counter 120 outputs data from 0 to 2 during the period in which the frame clock SYNC is at a high level. That is, the frame clock SYNC is at a high level during the period of four basic clocks FS256. The output CUT of the counter 120 outputs a count value for one clock of the basic clock FS256.

따라서, 카운터(CUT)의 출력데이터의 3번부터 14번인 구간동안은 0의 값을 출력시키게 된다.Therefore, a value of 0 is output during a section 3 to 14 of the output data of the counter CUT.

상술한 바와 같이 본 발명에 의하면, 리셋제어부(110)는 1개의 플립플롭, 3개의 인버터, 1개의 노어게이트를 사용하게 됨으로써 부품수를 줄일 수 있다.As described above, according to the present invention, the reset control unit 110 can reduce the number of components by using one flip-flop, three inverters, and one NOR gate.

본 발명은 종래의 카운트장치의 카운터 입력단의 리셋제어회로는 많은 부품을 사용하게 됨으로써 제조단가가 높아지게 되는 문제점을 해결한 것으로, 프레임클럭과 동기된 리셋신호를 발생시킬 수 있고, 회로의 구성이 간단하게 되어 제조단가를 낮출수 있다.The present invention solves the problem that the manufacturing cost of the reset control circuit of the counter input stage of the conventional counting device is increased by using a large number of components, which can generate a reset signal synchronized with the frame clock, and the circuit configuration is simple. The manufacturing cost can be lowered.

Claims

In the counting device which counts and outputs the clock FS256 during a frame section in which the frame clock SYNC is high level:

A reset signal controller 110 for outputting a reset signal when the reset signal RESET and the frame clock SYNC are at a low level;

And a counter (120) for counting a clock (FS256) while the reset signal from the reset signal controller (110) is at a low level.

The method of claim 1,

The reset signal controller 110 includes a NOR gate 111 for ORing and inverting the reset signal RESET and the frame clock SYNC;

A plurality of inverters (112, 113) for delaying the signal output from the NOR gate (111);

A deflip-flop 115 for buffering and outputting a signal output from the inverter 113 according to the frame clock SYNC;

And a reset inverter (114) for resetting the flip-flop (115) according to the frame clock (SYNC).

The method of claim 1,

The counter 120 is a frame clock period counting device, characterized in that the 4-bit counter.