KR19990031450A - 평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로 - Google Patents

평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로 Download PDF

Info

Publication number
KR19990031450A
KR19990031450A KR1019970052164A KR19970052164A KR19990031450A KR 19990031450 A KR19990031450 A KR 19990031450A KR 1019970052164 A KR1019970052164 A KR 1019970052164A KR 19970052164 A KR19970052164 A KR 19970052164A KR 19990031450 A KR19990031450 A KR 19990031450A
Authority
KR
South Korea
Prior art keywords
high voltage
circuit
type high
zener diode
input
Prior art date
Application number
KR1019970052164A
Other languages
English (en)
Other versions
KR100241346B1 (ko
Inventor
박문양
송규상
김경수
송원철
Original Assignee
정선종
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정선종, 한국전자통신연구원 filed Critical 정선종
Priority to KR1019970052164A priority Critical patent/KR100241346B1/ko
Publication of KR19990031450A publication Critical patent/KR19990031450A/ko
Application granted granted Critical
Publication of KR100241346B1 publication Critical patent/KR100241346B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 평판 디스플레이를 구동시키는 저 소비전력 고전압 디지털 신호 출력회로에 관한 것으로서, 종래의 고전압 디지털 신호출력회로의 레벨변환회로에 부가적인 보완회로로서, N형 및 P형 고전압 소자 모두 동일한 수백 Å의 얇은 게이트 산화막을 사용하는 수평형 이중확산 고전압 소자를 하나씩 더 추가하고, 제 1, 제 2 제너다이오드의 정적 동작전류 제한 및 과도전류의 감소를 위한 전류제한저항과, 상기 전류제한저항에서 제한된 과도전류를 보상하여 스위칭 특성을 개선하는 제 1, 제 2 스피드-업 콘덴서를 더 구성함으로써, 공정 비용을 감소시키고, 소비전력의 감소 및 고속의 스위칭을 할 수 있도록 하여, 고전압 출력회로와 저전압 기능 회로와의 집적화를 더욱 가속화하고, 평판 디스플레이 시스템 및 기타 적용 시스템의 성능을 보다 우수하게 구현할 수 있고, 더욱 간략한 회로를 구현할 수 있다.

Description

평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로
본 발명은 차세대 평판 디스플레이로 구현이 확실시되는 플라즈마 디스플레이, 전계방출형 디스플레이, ELD(electroluminescent display), VFD (vacuum fluorescent display)등을 구동하기 위한 고전압 디지털 신호 출력회로에 관한 것으로서, 특히, 저 전압(5V) 논리레벨 신호를 고전압 구동에 적합한 레벨로 변환하기 위한 레벨변환회로에 부가적인 보완회로를 더 구성한 고전압 디지털 신호 출력회로에 관한 것이다.
평판 디스플레이를 구동시키기 위해서는 100V 에서 수백 V에 이르는 고전압 출력회로가 필수적이며, 또한 고전압 출력회로는 기존의 논리회로를 하나의 웨이퍼 상에 구성하는 집적화가 요구된다. 이러한 고전압 디지털 신호 출력회로를 집적화 하기 위해, 전체적으로 낮은 가격의 IC 제조비가 요구되며, 고전압 디지털 신호 출력회로 또한 낮은 전력소모 및 빠른 스위칭 속도가 필요하다. 이를 위해서, 종래의 고전압 디지털 출력회로는 첫째로, 레벨변환회로를 두꺼운 게이트 산화막을 이용한 레벨변환회로 형태와 둘째로, 공정비용을 줄이기 위한 얇은 게이트 산화막의 소자를 사용하기 위해 제너다이오드를 사용한 두 가지 형태로 개발하여 왔다.
상기 첫 번째 방법은, N형 고전압 소자는 수백 Å의 얇은 게이트 산화막을 사용하여 논리신호(5V)로 게이트를 구동하고, P형 고전압 소자는 수천 Å의 두꺼운 게이트 산화막을 사용하여 전원전압(VDD)에서 접지레벨(VSS)까지를 스위칭하여 동작시켰다. 이러한 회로는 각기 다른 두께의 게이트 산화막 공정을 위해 추가의 마스크 및 공정 스탭이 소요되어 고가의 제조 경비 및 공정의 어려움이 있다(JP 63-105522, US 4952825, JP 7-302842).
다음으로, 상기 두 번째 방법은, 제너다이오드를 사용하여 N형 및 P 형 고전압 소자를 얇은 게이트 산화막을 이용하였으나, 제너다이오드의 과도전류(transient current)가 매우 크고, 온 상태를 유지하기 위한 계속적인 정적전류(static current)를 흘려야 하며, 반대로 온 상태의 제너다이오드를 오프 시키기 위한 시간적 문제 즉, 스위칭 속도가 느려지는 문제가 있고, 높은 소모전류로 인하여 고 집적화의 적용의 한계가 있다(JP 62-34419).
상기 문제점을 해결하기 위한 종래의 기술로 레벨변환회로의 입력을 일정시간 동안에만 인가해주어 전력소모를 감소시킨 회로가 도 1 에 도시되어 있다.
도 1 은 종래의 고전압 디지털 신호 출력회로도로서, 입력 신호(VIN1, VIN2)에 따라 스위칭 동작을 하는 N형 고전압 소자(101, 102) 및 P형 고전압 소자(103, 104)와, 상기 P형 고전압 소자(103, 104)의 게이트에 소정의 전압을 가하여 동작시키는 제너다이오드(105, 106)로 구성되어 전원전압(VDD)에서 제너다이오드(105, 106)의 항복전압까지의 스위칭 동작으로 레벨을 변환하는 고전압 신호 레벨변환회로(100)와, 입력신호(VIN3)에 의해 스위칭 동작을 하는 N형 고전압 소자(201)와, 고전압 신호 레벨변환회로(100)에 의해 스위칭 동작을 하는 P형 고전압 소자(202)와, 상기 P형 고전압 소자(202)의 전류를 충방전하는 부하 콘덴서(203)로 구성되어 평판 디스플레이를 구동시키기 위한 고전압 신호를 출력하는 고전압 푸쉬-풀 출력회로(200)로 구성된다.
상기와 같이 구성된 고전압 디지털 신호 출력회로의 동작을 살펴보면 다음과 같다.
먼저, N형 고전압 소자(101)의 게이트 단자(10)에 입력신호(5V)를 인가한 경우에는, N형 고전압 소자(101) 및 제너다이오드(105)가 온 되어, 전류를 통과시킨다. 그러면, 상기 제너다이오드(105)에 소정의 전압강하가 발생하므로, P형 고전압 소자(104)가 온 상태로 되어 전원전압(VDD)의 전류를 통과시킨다. 그래서 단자(13)에는 전원전압(VDD)이 가해지므로, P형 고전압 소자(103, 202) 및 제너다이오드(106)는 오프 상태가 된다. 그리고, 입력신호가 인가되지 않은 N형 고전압 소자(102)도 오프 상태가 된다. 이 상태가 되면 N형 고전압 소자(201)가 단자(12)에 인가되는 입력신호(5V 논리레벨)로 온 상태가 되어 출력(VOUT)은 접지레벨(VSS) 즉, 로우 상태가 된다
N형 고전압 소자(102)의 게이트 단자(11) 및 N형 고전압 소자(201)의 게이트 단자(12)에 입력신호(5V 논리레벨)를 인가한 경우에는, N형 고전압 소자(102) 및 제너다이오드(106)가 온 되어 전류를 통과시킨다. 그러면, 상기 제너다이오드(106)에 소정의 전압강하가 발생하므로, P형 고전압 소자(103, 202)가 온 상태가 되고, 제너다이오드(105), P형 고전압 소자(104) 및 N형 고전압 소자(101, 201)는 오프 상태가 된다. 따라서, P형 고전압 소자(202)의 동작으로 출력은 고전압 즉, 하이 상태가 된다.
여기에서, 입력신호(VIN1, VIN2)는 일정시간만 유지되고 로우 상태로 되어, 제너다이오드(105, 106)의 동작전류(과도전류 및 정적전류)를 일정시간만 흐르도록 구성한다.
도 2 는 도 1 의 주요 부분 동작 파형도이다.
파형 (a)는 단자(10)에 가해지는 입력을 나타내고, 파형 (b)는 단자(11)에 가해지는 입력을 나타내며, 파형 (c)는 단자(10)에 가해지는 입력에 의해 N형 고전압 소자(101)가 온 상태인 동안에만 단자(12)에 가해지는 입력을 나타낸다. 파형 (d)는 절점(13)의 파형으로, 단자(10)에 입력이 인가될 때는 P형 고전압 소자(104)가 온 상태가 되므로 전원전압(VDD)의 전위가 되고, 단자(11)에 입력이 인가될 때는 N형 고전압 소자(102) 및 제너다이오드(106)가 온 상태가 되므로 전원전압과 제너다이오드의 항복전압의 전위차(VDD-V106)가 된다.
파형 (e)는 절점(14)의 파형으로, 단자(10)에 입력이 인가될 때는 N형 고전압 소자(101) 및 제너다이오드(105)가 온 상태가 되므로 전원전압과 제너다이오드의 항복전압의 전위차(VDD-V105)가 되고, 단자(11)에 입력이 인가될 때는 P형 고전압 소자(104)가 온 상태가 되므로 전원전압(VDD)의 전위가 된다. 파형 (f)는 출력단자(15)의 파형으로, 단자(10)에 입력이 인가될 때는 접지레벨(VSS)이 되고, 단자(11)에 입력이 인가될 때는 고전압 레벨(VDD)이 됨을 알 수 있다.
상기와 같은 고전압 디지털 신호 출력회로는 레벨변환회로의 래치 상태가 바뀔 때마다 매우 큰 과도전류가 흐르게 되며, 또한 온 상태의 제너다이오드를 오프 시키기 위한 전류제한을 위해 매우 큰 시간이 필요하다. 따라서, 출력의 상승 및 하강시간이 상대적으로 느리게 나타나는 문제점이 있다.
상기 문제점을 해결하기 위해, 본 발명은 종래의 고전압 디지털 신호출력회로의 레벨변환회로에 전류제한저항 및 스피드-업 콘덴서를 추가하고, 각 고전압 소자를 하나씩 더 추가하여 쌍으로 구성된 부가적인 보완회로를 더 구성하고, 특히, 소비전력 및 늦은 스위칭 시간 등을 개선하기 위하여 N형 및 P형 소자 모두 동일한 수백 Å의 얇은 게이트 산화막을 사용하는 수평형 이중확산 고전압 소자를 사용함으로써, 공정 비용을 감소시키고, 제너다이오드를 사용한 레벨 변환기의 큰 동작 전류로 인한 온, 오프시 높은 전력 소모와 느린 스위칭 속도 문제를 개선하는데 목적이 있다.
도 1 은 종래의 고전압 디지털 신호 출력회로도,
도 2 는 도 1 의 주요 부분 동작 파형도,
도 3 은 본 발명에 따른 저 소비전력 고전압 디지털 신호 출력회로도,
도 4 는 도 3 의 주요 부분 동작 파형도,
도 5 는 도 3 을 응용한 저 소비전력 고전압 디지털 신호 출력회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 400 : 레벨변환회로 200, 500 : 고전압 푸쉬-풀 출력회로
101, 102, 201 : N형 고전압 소자 103, 104, 202: P형 고전압 소자
105, 106 : 제너다이오드 203, 503 : 부하 콘덴서
300, 600 : 입력회로 301 : 인버팅 버퍼
401 : 제 1 N형 고전압 소자 402 : 제 2 N형 고전압 소자
403 : 제 1 제너다이오드 404 : 제 1 P형 고전압 소자
405 : 제 2 P형 고전압 소자 406 : 전류제한 저항
407 : 제 1 스피드-업 콘덴서 408 : 제 3 N형 고전압 소자
409 : 제 4 N형 고전압 소자 410 : 제 2 제너다이오드
411 : 제 3 P형 고전압 소자 412 : 제 4 P형 고전압 소자
413 : 제 2 스피드-업 콘덴서 501 : 제 5 P형 고전압 소자
502 : 제 5 N형 고전압 소자 601 : 논-오버랩 회로
본 발명은 평판 디스플레이를 구동시키는 고전압 디지털 신호 출력회로에 관한 것으로서, 특히, 저 전압(5V) 논리레벨 신호를 고전압 구동에 적합한 레벨로 변환하기 위한 레벨변환회로에 부가적인 보완회로를 더 구성한 고전압 디지털 신호 출력회로에 관한 것으로, 부가회로는 N형 및 P형 고전압 소자 모두 동일한 수백 Å의 얇은 게이트 산화막을 사용하는 수평형 이중확산 고전압 소자가 하나씩 더 추가되어 각 고전압 소자가 쌍으로 구성되고, 제 1, 제 2 제너다이오드의 정적 동작전류 제한 및 감소를 위한 전류제한저항과, 상기 전류제한저항에서 제한된 과도전류를 보상하여 스위칭 특성을 개선하는 제 1, 제 2 스피드-업 콘덴서로 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3 은 본 발명에 따른 저 소비전력 고전압 디지털 신호 출력회로도이다.
고전압 디지털 신호 출력회로는 입력신호를 반전시켜 출력하는 인버팅 버퍼(301)로 구성되고 2가지 형태의 서로 다른 입력신호를 동시에 공급하는 입력회로(300)와, 상기 입력회로(300)의 입력신호에 따라 고속의 스위칭 동작으로 레벨을 변환하는 고전압 신호 레벨변환회로(400)와, 상기 고전압 신호 레벨변환회로(400)의 스위칭 동작에 따라 평판 디스플레이의 구동에 필요한 고전압 신호를 출력하는 고전압 푸쉬-풀 출력회로(500)로 구성된다.
상기 고전압 신호 레벨변환회로(400)와 고전압 푸쉬-풀 출력회로(500)는 상기 입력회로(300)의 입력신호가 로우에서 하이로 변할 경우, 온 되어 전류를 흘리는 제 1, 제 2 N형 고전압 소자(401, 402)와, 상기 제 2 N형 고전압 소자(402)의 동작으로 온 되어 동작하는 제 1 제너다이오드(403)와, 상기 제 1 제너다이오드(403)의 항복전압이 게이트에 인가되어 스위칭 동작을 하는 제 1, 제 2, 제 5 P형 고전압 소자(404, 405, 501)와, 상기 제 1 제너다이오드(403)의 정적 동작전류 제한 및 과도전류를 감소시키는 전류제한저항(406)과, 상기 전류제한저항(406)에서 제한된 과도전류를 보상하여 스위칭 속도를 증가시키는 제 1 스피드-업 콘덴서(407)와, 입력신호가 하이에서 로우로 변할 경우, 온 되어 전류를 흘리는 제 3, 제 4, 제 5 N형 고전압 소자(408, 409, 502)와, 상기 제 3 N형 고전압 소자(408)의 동작으로 온 되어 동작하는 제 2 제너다이오드(410)와, 상기 제 2 제너다이오드(410)의 항복전압이 게이트에 인가되어 스위칭 동작을 하는 제 3, 제 4 P형 고전압 소자(411, 412)와, 상기 제 2 제너다이오드(410)의 정적 동작전류 제한 및 과도전류를 감소시키는 전류제한저항(406)과, 상기 전류제한저항(406)에서 제한된 과도전류를 보상하여 스위칭 속도를 증가시키는 제 2 스피드-업 콘덴서(413)로 구성된다.
이하, 상기와 같이 구성된 고전압 디지털 신호 출력회로의 동작을 살펴보면 다음과 같다.
먼저, 첫째로, 입력신호(VIN)가 입력단자(20)에 로우에서 하이로 인가된 경우에는, 입력회로(300)의 인버팅 버퍼(301)에 의해 서로 다른 입력신호가 동시에 출력되고, 상기 입력회로(300)에서 출력된 입력신호에 의해 제 1, 제 2 N형 고전압 소자(401, 402)는 게이트에 로우에서 하이의 입력신호가 인가되어 온 상태가 되고, 제 3, 제 4 N형 고전압 소자(408, 409) 및 고전압 푸쉬-풀 출력회로(500)의 제 5 N형 고전압 소자(502)의 게이트에는 하이에서 로우의 입력신호가 인가되어 오프 상태가 된다. 그러면, 제 1 제너다이오드(403)는 제 2 N형 고전압 소자(402)의 동작으로 온 상태가 되어 전류를 통과시키고, 제 2 제너다이오드(410)는 오프 상태가 된다. 상기 제 1, 제 2, 제 5 P형 고전압 소자(404, 405, 501)는 상기 제 1 제너다이오드(403)의 전압강하로 게이트에 소정의 전압이 인가되어 온 상태가 된다. 그리고, 제 3, 제 4 P형 고전압 소자(411, 412)는 오프 상태가 된다. 따라서, 고전압 푸쉬-풀 출력회로(500)의 P형 고전압 소자(501)의 동작으로 출력(Vout)은 하이 상태(VDD)로 되며, P형 고전압 소자(501)의 전류는 부하 콘덴서(503)로 충전된다.
여기서, 전류제한저항(406)은 제 1 제너다이오드(403)의 정적 동작전류의 제한 및 과도전류를 감소시킨다. 제 1 스피드-업 콘덴서(407)는 제 1 제너다이오드(403)와 제 1 N형 고전압 소자(401)의 사이에 연결되어 스위칭 속도를 개선한다.
둘째로, 입력신호(VIN)가 입력단자(20)에 하이에서 로우로 인가된 경우에는, 입력회로(300)의 인버팅 버퍼(301)에 의해 서로 다른 입력신호가 동시에 출력되고, 상기 입력회로(300)에서 출력된 입력신호에 의해 제 1, 제 2 N형 고전압 소자(401, 402)의 게이트에는 하이에서 로우의 입력신호가 인가되어 오프 상태가 되고, 제 3, 제 4, 제 5 N형 고전압 소자(408, 409, 502)의 게이트에는 로우에서 하이의 입력신호가 인가되어 온 상태가 된다. 그러면, 제 1 제너다이오드(403)는 오프 상태가 되고, 제 2 제너다이오드(410)는 제 3 N형 고전압 소자(408)의 동작으로 온 상태가 되어 전류를 통과시킨다. 제 3, 제 4 P형 고전압 소자(411, 412)는 상기 제 2 제너다이오드(410)의 전압강하로 게이트에 소정의 전압이 인가되어 온 상태가 된다. 그리고, 제 1, 제 2, 제 5 P형 고전압소자(404, 405, 501)는 오프 상태가 된다. 따라서, 제 5 P형 고전압 소자(501)가 오프 상태가 됨에 따라 상기 첫 번째 회로 동작시 충전된 부하 콘덴서(503)가 방전하여 제 5 N형 고전압 소자(502)로 흐르게 되고, 출력(Vout)은 로우상태(VSS)로 된다.
여기서, 전류제한저항(406)은 제 2 제너다이오드(410)의 정적 동작전류의 제한 및 과도전류를 감소시킨다. 제 1 스피드-업 콘덴서(407)는 제 2 제너다이오드(410)와 제 4 N형 고전압 소자(409)의 사이에 연결되어 스위칭 속도를 개선한다.
도 4 는 도 3 의 주요 부분 동작 파형도이다.
파형 (a)는 입력단자(20)에 인가되는 입력신호를 나타내고, 파형 (b)는 제 1, 제 2 N형 고전압 소자의 게이트에 인가되는 입력신호를 나타내며, 파형 (c)는 제 3, 제 4 N형 고전압 소자의 게이트에 인가되는 입력신호를 나타낸다. 그리고, 파형 (d)는 제 5 N형 고전압 소자의 게이트에 인가되는 입력신호를 나타낸다.
파형 (e)는 절점(21), 파형 (f)는 절점(22), 파형 (g)는 절점(23), 파형 (h)는 절점(24)의 파형을 각각 나타내며, 파형 (i)는 출력단자(25)의 파형을 나타낸다.
먼저, 입력단자(20)에 로우에서 하이의 입력신호가 인가될 경우에는, 파형 (b)는 로우에서 하이로 되고, 파형 (c) 및 파형 (d)는 하이에서 로우로 된다. 파형 (e)는 파형 (b)에 의한 제 1 제너다이오드의 동작으로 전원전압과 제 1 제너다이오드의 항복전압의 전위차(VDD-V403)전위가 되고, 파형 (f)는 제 1 P형 고전압 소자의 동작으로 전원전압(VDD)의 전위가 된다. 파형 (g)는 제 1 N형 고전압 소자의 동작으로 접지레벨(VSS)의 전위가 되고, 파형 (h)는 제 2 P형 고전압 소자의 동작으로 전원전압(VDD)의 전위가 된다. 그리고, 출력 파형 (i)는 제 5 P형 고전압 소자의 동작으로 하이 상태(VDD)의 전위가 됨을 알 수 있다.
입력단자(20)에 하이에서 로우의 입력신호가 인가될 경우에는, 파형 (b)는 하이에서 로우로 되고, 파형 (c) 및 파형 (d)는 로우에서 하이로 된다. 파형 (e)는 파형 (c)에 의한 제 3 P형 고전압 소자의 동작으로 전원전압(VDD)의 전위가 되고, 파형 (f)는 파형 (c)에 의한 제 2 제너다이오드의 동작으로 전원전압과 제 2 제너다이오드의 항복전압의 전위차(VDD-V410)의 전위가 되며, 파형 (g)는 제 4 P형 고전압 소자의 동작으로 전원전압(VDD)의 전위가 된다. 파형 (h)는 제 4 N형 고전압 소자의 동작으로 접지레벨(VSS)의 전위가 되고, 출력파형 (i)는 제 5 N형 고전압 소자의 동작으로 로우 상태(VSS)의 전위가 됨을 알 수 있다.
상기와 같은 저 소비전력 고전압 디지털 신호 출력회로는 종래의 회로에 비해 평균 소모전류는 54%이상 감소시킬 수 있으며, 스위칭 속도는 10%이상의 빠른 상승, 하강시간 즉, 빠른 스위칭 시간을 얻을 수 있다.
도 5 는 도 3 을 응용한 저 소비전력 고전압 디지털 신호 출력회로도로서, 도 3 의 고전압 디지털 신호 출력회로의 입력회로(600)를 논-오버랩 회로(601)로 구성하여, 도 3 의 고전압 디지털 신호 출력회로와 같은 동작을 하며, 논-오버랩 회로(601)는 입력신호를 서로 중첩되지 않고, 입력 형태를 조절할 수 있도록 구성하여, 고전압 푸쉬-풀 출력회로(500)의 제 5 P형 고전압 소자(501) 및 제 5 N형 고전압 소자(502)에 온, 오프 동작시간의 차이를 두어 동시에 온 상태가 되는 것을 방지하여, 과도전류를 감소시킴으로써, 평균 소모전류를 60%이상 감소시킬 수 있다.
상기와 같은 고전압 디지털 신호 출력회로로 소비전력을 감소시키면서, 고속으로 스위칭하여 고전압 디지털 신호를 평판 디스플레이로 공급할 수 있다.
본 발명은 종래의 고전압 디지털 신호출력회로의 레벨변환회로에 부가적인 보완회로를 더 구성하고, 소비전력 및 늦은 스위칭 시간 등을 개선하기 위하여 N형 및 P형 소자 모두 동일한 수백 Å의 얇은 게이트 산화막을 사용하는 수평형 이중확산 고전압 소자를 사용함으로써, 공정 비용을 감소시키고, 소비전력의 감소 및 고속의 스위칭을 할 수 있는 효과가 있다.

Claims (4)

  1. 고집적 저전압 논리회로 및 평판 디스플레이를 구동시키는 고전압 디지털 신호 출력회로에 있어서,
    2가지 형태의 서로 다른 입력신호를 동시에 공급하는 입력회로(300)와;
    상기 입력회로(300)의 입력신호에 따라 고속의 스위칭 동작을 하여 레벨을 변환하는 고전압 신호 레벨변환회로(400)와;
    상기 고전압 신호 레벨변환회로(400)의 스위칭 동작에 따라 평판 디스플레이의 구동에 필요한 고전압 신호를 출력하는 고전압 푸쉬-풀 출력회로(500)로 구성된 것을 특징으로 하는 저 소비전력 고전압 디지털 신호 출력회로.
  2. 제 1 항에 있어서,
    상기 입력회로(300)는, 서로 다른 2개의 입력신호를 고전압 신호 레벨변환회로(400)에 입력신호를 반전시켜 출력하는 인버팅 버퍼(301) 또는 논-오버랩 회로(601)로 구성된 것을 특징으로 하는 저 소비전력 고전압 디지털 신호 출력회로.
  3. 제 1 항에 있어서,
    상기 고전압 신호 레벨변환회로(400)는, 입력회로(300)의 입력신호가 로우에서 하이로 변할 경우, 온 되어 전류를 흘리는 제 1, 제 2 N형 고전압 소자(401, 402)와;
    상기 제 2 N형 고전압 소자(402)의 동작으로 온 되어 동작하는 제 1 제너다이오드(403)와;
    상기 제 1 제너다이오드(403)의 항복전압이 게이트에 인가되어 스위칭 동작을 하는 제 1, 제 2 P형 고전압 소자(404, 405)와;
    입력신호가 하이에서 로우로 변할 경우, 온 되어 전류를 흘리는 제 3, 제 4 N형 고전압 소자(408, 409)와;
    상기 제 3 N형 고전압 소자(408)의 동작으로 온 되어 동작하는 제 2 제너다이오드(410)와;
    상기 제 2 제너다이오드(410)의 항복전압이 게이트에 인가되어 스위칭 동작을 하는 제 3, 제 4 P형 고전압 소자(411, 412)로 구성된 것을 특징으로 하는 저 소비전력 고전압 디지털 신호 출력회로.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 고전압 신호 레벨변환회로(400)는, 상기 제 1 제너다이오드(403) 및 제 2 제너다이오드(410)의 정적 동작전류의 제한 및 과도전류를 감소시키는 전류제한저항(406)과;
    상기 전류제한저항(406)에서 제한된 과도전류를 보상하여 스위칭 속도를 증가시키는 제 1, 제 2 스피드-업 콘덴서(407, 413)를 더 포함하여 구성된 것을 특징으로 하는 저 소비전력 고전압 디지털 신호 출력회로.
KR1019970052164A 1997-10-10 1997-10-10 평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로 KR100241346B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970052164A KR100241346B1 (ko) 1997-10-10 1997-10-10 평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970052164A KR100241346B1 (ko) 1997-10-10 1997-10-10 평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로

Publications (2)

Publication Number Publication Date
KR19990031450A true KR19990031450A (ko) 1999-05-06
KR100241346B1 KR100241346B1 (ko) 2000-02-01

Family

ID=19522568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970052164A KR100241346B1 (ko) 1997-10-10 1997-10-10 평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로

Country Status (1)

Country Link
KR (1) KR100241346B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100488490B1 (ko) * 2002-03-22 2005-05-11 주식회사 케이이씨 액정표시장치용 파워모듈
KR100495044B1 (ko) * 2001-08-30 2005-06-14 샤프 가부시키가이샤 표시장치 및 표시방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101230313B1 (ko) 2006-07-05 2013-02-06 재단법인서울대학교산학협력재단 레벨 시프터 및 그의 구동 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100495044B1 (ko) * 2001-08-30 2005-06-14 샤프 가부시키가이샤 표시장치 및 표시방법
KR100488490B1 (ko) * 2002-03-22 2005-05-11 주식회사 케이이씨 액정표시장치용 파워모듈

Also Published As

Publication number Publication date
KR100241346B1 (ko) 2000-02-01

Similar Documents

Publication Publication Date Title
US6930666B2 (en) Display device having an improved voltage level converter circuit
JPH11274912A (ja) レベルシフト回路
US7148740B2 (en) Boost circuit and semiconductor integrated circuit
KR20040076087A (ko) 버퍼 회로 및 이를 이용한 액티브 매트릭스 표시 장치
JP2763237B2 (ja) レベルシフト回路及びこれを用いたインバータ装置
JP2002076882A (ja) 半導体集積回路装置
US20050156924A1 (en) Voltage booster circuit, power supply circuit, and liquid crystal driver
US20050200622A1 (en) Power supply circuit, driver IC using the power supply circuit, liquid crystal display device, and electronic instrument
KR100241346B1 (ko) 평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로
KR100331417B1 (ko) 액정 표시 장치
JPH07235844A (ja) アナログドライバｉｃの出力バッファ回路
JPH1168534A (ja) 高電圧駆動回路
JP3962383B2 (ja) 電圧シフト回路
US6043970A (en) High voltage driving circuit reducing a transient current
CN213152036U (zh) 电平移位电路以及集成电路
JPH0646360A (ja) エレクトロルミネッセンス表示パネル駆動回路
JPH10135817A (ja) レベルシフト回路
TWI857447B (zh) 充放電控制電路
US11979156B2 (en) Level shifter
US11558043B2 (en) Voltage adjust circuit and operation method thereof
WO2022095503A1 (zh) 电平移位电路以及集成电路
CN110690890B (zh) 一种电平移位电路
JP2830635B2 (ja) 半導体駆動装置
KR920008045B1 (ko) Cmos 회로 응용에서의 안정화 회로
CN118801871A (zh) 一种开关电路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071024

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee