KR19990029446A - 그래픽 처리 방법 및 그 장치 - Google Patents

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KR19990029446A
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가네꼬 히사시
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    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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Abstract

본 발명의 그래픽 장치는, 도형 ROM 부에 저장된 기본 도형의 어드레스와 기본 도형에 대한 동영상들의 수 둘다가 저장되는 레지스터들, 그리고 도형 ROM 부에 저장된 기본 도형의 어드레스와 동화 도형들에 대한 도형 ROM 부에 저장된 동화 도형들의 어드레스와의 차이값 또는 논리적 계산값이 저장되는 변경 레지스터를 구비한다. 도형 ROM 부의 동화 프레임들을 표시하기 위해 필요한 어드레스들은 상기 언급된 값들과 어드레스들에 기초하여 계산된다.

Description

그래픽 처리 방법 및 그 장치
본 발명은 그래픽 처리 방법 및 이를 이용한 장치에 관한 것이다. 특히, 본 발명은 동영상을 표시하는 처리 장치에 관한 것이다.
종래 그래픽 처리부는 동영상을 표현하는 복수개의 도형들 (또는 문자 도형들)을 포함하는 도형 ROM 부를 가지고 있다. 상기 동영상은 복수개의 도형들로 구성되어 있으므로, 상기 도형 ROM 부는 일련의 도형들을 차례로 출력한다.
따라서, CPU 는 상기 도형 ROM 부의 복수개의 어드레스 값들을 차례로 그래픽 처리부에 설정한다. 다시 말하면, CPU 는 대량으로 그래픽 처리부를 액세스해야만 한다. 이것은 CPU 의 처리 성능을 저하시킨다.
따라서, 본 발명의 목적은 동영상들을 표시할 수 있는 개량된 그래픽 처리부를 제공하는 것이다.
본 발명의 또다른 목적은, CPU 가 동영상을 표시하기 위해 장치를 액세스하는 횟수를 감소시킨, CPU 에 의해 작동되는 그래픽 처리부를 제공하는 것이다.
도 1 은 종래 절차를 보여주는 순서도.
도 2 는 종래 회로의 구성도.
도 3 은 파라미터 RAM 부의 데이타 구성예를 보여주는 도면.
도 4 는 표시될 프레임들을 보여주는 도면.
도 5 는 제 1 실시예와 종래 회로의 도형 ROM 부의 데이타 구성예를 보여주는 도면.
도 6 은 파라미터 설정의 종래예를 보여주는 도면.
도 7 은 제 1 및 제 2 실시예의 절차를 보여주는 순서도.
도 8 은 제 1 실시예의 회로 구성도.
도 9 는 제 1 실시예와 제 2 실시예의 파라미터 RAM 부의 데이타 구성도.
도 10 은 제 1 실시예의 변경 레지스터의 데이타 구성도.
도 11 은 제 1 실시예의 파라미터 설정예를 보여주는 도면.
도 12 는 제 2 실시예의 회로 구성도.
도 13 은 제 2 및 제 3 실시예의 변경 레지스터의 데이타 구성예를 보여주는 도면.
도 14 는 제 2 실시예의 도형 ROM 부의 데이타 구성예를 보여주는 도면.
도 15 는 제 2 실시예의 파라미터 설정예를 보여주는 도면.
도 16 은 제 3 실시예의 절차를 보여주는 순서도.
도 17 은 제 3 실시예의 회로 구성도.
도 18 은 제 3 실시예의 WAIT 제어부의 구성도.
도 19 는 제 3 실시예의 파라미터 RAM 부의 데이타 구성도.
도 20 은 표시될 프레임들을 보여주는 도면.
도 21 은 제 3 실시예의 도형 ROM 부의 데이타 구성도.
도 22 는 제 3 실시예의 파라미터 설정예를 보여주는 도면.
*도면의 주요 부분에 대한 부호의 설명*
B1 : CPU B2 : 그래픽 처리부
B3 :표시 버퍼 B4 : 데이타 I/F 부
B5 : 변경 레지스터 B6 : 프레임 전송 시간 레지스터
B7 : 파라미터 RAM 부 B8 : 변경 포인터 RAM 부
B9 : FIFO 부 B10 : 포인터 변경부
B11 : 타이밍 생성부 B12 : 가산기
B13 : ROM 어드레스 계산부 B14 : 도형 ROM 부
B15 : 출력부 B16 : 변경부
B17 : WAIT 제어부
본 발명의 일태양에 의하면, 각 도형에 대한 동영상들의 수와 동일한 값을 저장하기 위한 레지스터와, 도형 ROM 부에 저장된 도형의 어드레스와 도형 ROM 부에 저장된 동영상들의 어드레스간의 차이값 또는 논리적 계산값을 저장하기 위한 레지스터와, 동영상 (프레임) 전송 속도를 제어하는 WAIT 값을 저장하기 위한 레지스터 및 초기 사용된 상기 값들과 어드레스들을 계산하기 위한 계산기를 구비한 도형 처리 장치를 제공하고 있다.
본 발명의 또다른 태양에 의하면, CPU 는 각 도형에 대한 동영상들의 수와 동일한 값 및, 도형 ROM 부에 저장된 도형의 어드레스와 도형 ROM 부에 저장된 대응 동영상들의 어드레스간의 차이값 또는 논리적 계산값을 미리 설정하여 그래픽 처리 장치의 레지스터들에 저장한다. 저장된 동영상들의 수가 0 이면, 그래픽 처리 장치는 동영상들을 표시하지 않는다. 만약 그것이 0 이 아니면, 동영상들의 수와 동일한 값을 레지스터에 어드레스로 저장시키며, 도형 ROM 부에 대하여 저장된 차이값 또는 논리적 계산값 또는 다른 연관값들이 취출된다. 상기 차이값 또는 논리적 계산값에 대해, 표시될 도형에 대응하는, 도형 ROM 부에 대한 어드레스와 계산이 행해진다. 결과적으로, 상기 어드레스는 표시될 동영상들에 대응하는 도형 ROM 부의 어드레스로 변경된다. 게다가, 동영상들의 수는 WAIT 수에 따라서 감소된다. 본 발명에서는, 도형 ROM 부에 대한 기본 어드레스를 설정하고 또한 동영상들의 저장된 수가 0 이 될 때까지 앞서 언급된 동작을 반복함으로써, CPU 가 도형 ROM 부에 대한 어드레스를 설정하기 위하여 필요한 횟수를 줄이면서 동영상들이 표시될 수 있다.
종래 기술에 대하여 각각 순서도, 회로 구성도 및 파라미터 RAM 부의 데이타 구성도인 도 1 ∼ 3 을 참조하며 다음에 설명할 것이다.
도형을 표시하기 위하여, 도 1 의 순서도에 나타난 절차들이 수행된다. 특히, 단계 ST1 에서, 도형 표시에 필요한 데이타 및 파라미터들이 모두 그래픽 처리부 (도 2 에 B2 로 표시됨) 에 저장된다. 단계 ST2 및 ST6 에서는, 결과적인 도형이 수평 동기 신호에 동기하여 표시될 것이다.
도 2 를 참조하면, CPU (B1) 는 그래픽 처리부 (B2) 가 도형을 표시하는데 필요한 파라미터 정보 (I/F 신호 (S3)) 를 생성한다. 데이타 I/F 부 (B4) 는 CPU (B1) 로부터 I/F 신호 (S3) 를 수신하여, 만약 이 신호 (S3) 에 포함된 어드레스 정보가 파라미터 RAM 부 (B7) 에 기입될 데이터가 존재한다는 것을 나타낸다면, 파라미터 RAM 기입 신호 (S5) 를 출력한다. 한편, 만약 상기 어드레스 정보가 FIFO 부 (B9) 에 기입될 신호가 존재한다는 것을 나타내면, FIFO 부 기입 신호 (S6) 가 출력될 것이다. 각종의 파라미터 정보는, 표시 영상의 품질이 기입 동작에 의해 저하되지 않는 기간, 예를 들면 수평 동기 신호의 블랭킹(BLANKING) 기간내에 기입된다는 것을 주목하라.
파라미터 RAM 부 (B7) 는 도 3 에 나타난 구성을 갖는다. 상기 RAM 부에는, 도형에 대하여, 다음 세가지 값들, 즉 도형 ROM 원점 어드레스값 (P1), Y 좌표 원점값 (P2) 및 X 좌표 원점값 (P3) 이 저장된다.
FIFO 부 (B9) 에는 도형 번호들이 대응하는 각각의 도형들을 표시하는 순서에 따라 저장된다.
그래픽 처리부 (B2) 는 외부 시스템 (도시되지 않음) 에서 마스터 클럭 신호 (S1) 와 수평 동기 신호 (S2) 를 수신한다. 타이밍 생성부 (B11) 는 수평 동기 신호 (S2) 를 수신하여, 표시 모드 (동작 모드) 로 들어간다.
표시될 도형이 존재하느냐는, 수평 동기 신호 (S2) 가 수신되기 전에, 데이타가 FIFO 부 (B9) 에 저장되었는가에 달려 있다.
특정 표시될 도형에 대응하는 도형 번호가 저장되지 않았을 때, FIFO 부 (B9) 는 타이밍 생성부 (B11) 에 디스에이블(DISABLE) 레벨의 엠프티(EMPTY) 신호 (S10) 를 출력한다. 그리고 나서 타이밍 생성부 (B11) 는 엠프티 신호 (S10) 의 디스에이블 레벨을 수신하는데, 이는 다음 수평 동기 신호 (S2) 가 수신될 때까지 타이밍 생성부의 동작을 정지시킨다. 즉, 그래픽 처리부 (B2) 는 상기 기간 동안에 어떤 동작도 하지 않는다. 엠프티 신호 (S10) 는 두가지 레벨, 즉 디스에이블 레벨과 인에이블 레벨을 가진다는 것을 주목하라.
한편, 도형 번호가 FIFO 부 (B9) 에 저장되어 있을 때는, 인에이블 레벨의 엠프티 신호 (S10) 가 출력되어, 표시될 도형이 존재한다는 것을 나타낸다. 타이밍 생성부 (B11) 가 인에이블 레벨을 수신할 때는, 상기 생성부 (B11) 는 요구 신호 (S9) 를 FIFO 부 (B9) 에 출력한다. 그리고 나서 FIFO 부 (B9) 는 요구 신호 (S9) 를 수신하여, 도형 번호에 대응하는 파라미터 RAM 어드레스 신호 (S15) 를 출력한다. 도형 번호에 의해 지정되는 도형은 이후에 표시될 것이다. 파라미터 RAM 부 (B7) 가 어드레스 신호 (S15) 를 수신할 때는, 다음의 세가지 신호들, 즉 도형 ROM 원점 어드레스 신호 (S16) 와 Y 좌표 원점 신호 (S17) 및 X 좌표 원점 신호 (S18) 를 출력한다. 도형 ROM 원점 어드레스 신호 (S16) 는 ROM 어드레스 계산부 (B13) 에 의해 도형 ROM 어드레스 신호 (S20) 로 변환된다.
표시될 도형들은 도형 ROM 부 (B14) 에 저장, 매핑된다. 도형 ROM 어드레스 신호 (S20) 가 수신될 때, 대응 도형이 도형 ROM 부 데이타 신호 (S21) 로서 출력된다. 타이밍 생성부 (B11) 는 마스터 클럭 (S1) 을 카운트하기 위하여 카운터 (도시되지 않음) 를 포함한다. 도형 ROM 부 데이타 신호 (S21) 가 독출될 때 상기 생성부 (B11) 는 출력부 (B15) 에 표시 시작 신호 (S22) 를 출력한다. 타이밍 생성부 (B11) 의 카운터에 설정된 소정의 간격 값에 따라, 표시 시작 신호 (S22) 및 다른 연관값들이 부여된 횟수로 생성된다. 표시 시작 신호 (S22) 를 수신할 때, 출력부 (B15) 는 표시 데이타 신호 (S23), 표시 버퍼 기입 인에이블 신호 (S24) 및 표시 버퍼 어드레스 신호 (S25) 를 표시 버퍼 (B3) 에 출력하는데, 이때 상기 출력 신호들은 Y 좌표 원점 신호 (S17), X 좌표 원점 신호 (S18) 및 도형 ROM 부 데이타 신호 (S21) 에 따라서 생성된다. 상기 표시 버퍼 (B3) 에는 일프레임의 영상 정보가 저장되어, 지정 어드레스에 대응하는 각각의 도형들이 이에 의해 매핑된다.
FIFO 부 (B9) 에 복수의 도형들이 저장되어 있을 때, 다시 말하면, 하나의 프레임에 복수 도형들이 표시될 때, 도형들중 하나가 전송되었음에도 불구하고, 엠프티 신호 (S10) 가 인에이블 레벨에 있어서, 타이밍 생성부 (B11) 가 요구 신호 (S9) 의 출력을 유지하여, 표시를 계속하게 한다. 상기 동작은 FIFO 부 (B9) 에 어떤 데이타도 저장되지 않을 때까지(즉, 표시될 도형이 더이상 없을 때까지) 반복될 것이다. FIFO 부 (B9) 에 어떤 도형도 저장되어 있지 않을 때, 엠프티 신호 (S10) 가 디스에이블 레벨로 변하고, 표시 동작이 정지한다.
상기 절차를 실행함으로써, 일프레임의 도형들이 표시된다. 상기 절차를 반복함으로써, 동영상들이 표시된다.
이하에서, 도 4 에 나타난 프레임들을 표시하기 위해 FIFO 부 (B9) 에 도형 번호들을 설정하고 파라미터 RAM 부 (B7) 에 값들을 설정하는 절차들을, 도 5 의 도형 ROM 부 (B14) 의 데이타 구성과, 도 6 의 파라미터 설정예를 참조하여 설명한다. 도 6 에서, 괄호 () 안에 있는 값들은 이전 동작동안에 이미 설정되었기 때문에 리셋될 필요가 없다.
다음의 설명에서, 도형 번호들 각각은 파라미터 RAM 부 (B7) 의 특정 어드레스에 대응한다고 가정함을 주목하라.
도 4 에 나타난 것처럼, 동영상들이 SC1, SC2, SC3, SC4, SC5, SC6, SC7 및 SC1 의 순서로 표시된다고 가정한다. 표시되는 도형이 두 그룹이 있는데, 제 1 그룹은 FIFO 부 (B9) 에 도형 번호 a(h), 제 2 그룹은 FIFO 부 (B9) 에 도형 번호 b(h) 로 설정된다.
프레임 (SC1) :
프레임 (SC1) 에 있어서는, 어떤 도형도 표시되어 있지 않고, 따라서 CPU (B1) 는 FIFO 부 (B9) 에 도형 번호를 저장하지 않는다. 이런 방식으로, 프레임 (SC1) 이 표시된다.
프레임 (SC2) :
프레임 (SC2) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 10(h) 상에 매핑된 도형 (α1) 이 좌표 (x1, y1) 에서 제 1 그룹의 도형으로 표시된다. 이때, 제 2 그룹의 도형은 표시되지 않는다.
CPU (B1) 는 a(h) 를 도형 번호로서 FIFO 부 (B9) 에 저장한다. 또한, CPU (B1) 는 도형 ROM 원점 어드레스값 (P1) (=10(h)), Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 을 파라미터 RAM 부 (B7) 의 어드레스 a(h) 에 저장한다. 따라서, 도형 (α1) 이 도형 ROM 어드레스 신호 (S20) (=10(h)) 에 따라서 제 1 그룹의 도형으로 표시된다. 이런 방식으로, 프레임 (SC2) 이 표시된다.
프레임 (SC3) :
프레임 (SC3) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 20(h) 상에 매핑된 도형 (α2) 이, 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 110(h) 상에 매핑된 도형 (β1) 이 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들(표시되는 대응 도형들) 로서 FIFO 부 (B9) 에 저장한다. 도형 ROM 원점 어드레스값 (P1) (=20(h)) 이 그다음에 파라미터 RAM 부 (B7) 의 어드레스 a(h) 에 CPU (B1) 에 의해 저장된다(덮여 씌여진다). 어드레스 a(h) 상에 Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 은 모두 프레임 (SC2) 표시 절차에서 이미 저장되었기 때문에 다시 저장될 필요가 없다는 것을 주목해야 한다. 계속하여, 도형 ROM 원점 어드레스값 (P1) (=110(h)), Y 좌표 원점값 (P2) (=y2) 및 X 좌표 원점값 (P3) (=x2) 모두가 CPU (B1) 에 의해 파라미터 RAM 부 (B7) 의 어드레스 b(h) 에 저장된다. 제 1 그룹의 도형 (α2) 은 도형 ROM 어드레스 신호 (S20) (=20(h)) 에 따라서 표시된다. 제 2 그룹의 도형 (β1) 은 도형 ROM 어드레스 신호 (S20) (=110(h)) 에 따라서 표시된다. 이런 방식으로 프레임 (SC3) 이 표시된다.
프레임 (SC4) :
프레임 (SC4) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 30(h) 상에 매핑된 도형 (α3) 이, 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 120(h) 상에 매핑된 도형 (β2) 이 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 도형 ROM 원점 어드레스값 (P1) (=30(h)) 이 그다음에 파라미터 RAM 부 (B7) 의 어드레스 a(h) 에 CPU (B1) 에 의해 저장된다. 어드레스 a(h) 상에 Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 이 다시 저장될 필요가 없다는 것을 주목해야 한다. 계속하여, 도형 ROM 원점 어드레스값 (P1) (=120(h)) 이 파라미터 RAM 부 (B7) 의 어드레스 b(h) 에 CPU (B1) 에 의해 저장된다. 프레임 (SC3) 표시 절차에서 이미 저장되었기 때문에, 어드레스 b(h) 상에 Y 좌표 원점값 (P2) (=y2) 및 X 좌표 원점값 (P3) (=x2) 은 다시 저장될 필요는 없다. 제 1 그룹의 도형 (α3) 은 도형 ROM 어드레스 신호 (S20) (=30(h)) 에 따라서 표시된다. 제 2 그룹의 도형 (β2) 은 도형 ROM 어드레스 신호 (S20) (=120(h)) 에 따라서 표시된다. 이런 방식으로 프레임 (SC4) 이 표시된다.
프레임 (SC5) :
프레임 (SC5) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 40(h) 상에 매핑된 도형 (α4) 이, 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 130(h) 상에 매핑된 도형 (β3) 이 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 도형 ROM 원점 어드레스값 (P1) (=40(h)) 이 그다음에 파라미터 RAM 부 (B7) 의 어드레스 a(h) 에 CPU (B1) 에 의해 저장된다. 어드레스 a(h) 상에 Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 이 다시 저장될 필요가 없다는 것을 주목해야 한다. 계속하여, 도형 ROM 원점 어드레스값 (P1) (=130(h)) 이 파라미터 RAM 부 (B7) 의 어드레스 b(h) 에 CPU (B1) 에 의해 저장된다. 어드레스 b(h) 상에 Y 좌표 원점값 (P2) (=y2) 및 X 좌표 원점값 (P3) (=x2) 은 다시 저장될 필요는 없다. 제 1 그룹의 도형 (α4) 은 도형 ROM 어드레스 신호 (S20) (=40(h)) 에 따라서 표시된다. 제 2 그룹의 도형 (β3) 은 도형 ROM 어드레스 신호 (S20) (=130(h)) 에 따라서 표시된다. 이런 방식으로 프레임 (SC5) 이 표시된다.
프레임 (SC6) :
프레임 (SC6) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 10(h) 상에 매핑된 도형 (α1) 이, 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 140(h) 상에 매핑된 도형 (β4) 이 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 도형 ROM 원점 어드레스값 (P1) (=10(h)) 이 그다음에 파라미터 RAM 부 (B7) 의 어드레스 a(h) 에 CPU (B1) 에 의해 저장된다. 어드레스 a(h) 상에 Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 은 다시 저장될 필요가 없다는 것을 주목하라. 계속하여, 도형 ROM 원점 어드레스값 (P1) (=140(h)) 이 파라미터 RAM 부 (B7) 의 어드레스 b(h) 에 CPU (B1) 에 의해 저장된다. 어드레스 b(h) 상에 Y 좌표 원점값 (P2) (=y2) 및 X 좌표 원점값 (P3) (=x2) 은 다시 저장될 필요는 없다. 제 1 그룹의 도형 (α1) 은 도형 ROM 어드레스 신호 (S20) (=10(h)) 에 따라서 표시된다. 제 2 그룹의 도형 (β4) 은 도형 ROM 어드레스 신호 (S20) (=140(h)) 에 따라서 표시된다. 이런 방식으로 프레임 (SC6) 이 표시된다.
프레임 (SC7) :
프레임 (SC7) 에 있어서는, 제 1 그룹의 도형이 표시되지 않는다. 대신에 도형 ROM 부 (B14) 의 어드레스 110(h) 상에 매핑된 도형 (β1) 이 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 b(h) 를 도형 번호로서 FIFO 부 (B9) 에 저장한다. 도형 ROM 원점 어드레스값 (P1) (=110(h)) 이 그다음에 파라미터 RAM 부 (B7) 의 어드레스 b(h) 에 CPU (B1) 에 의해 저장된다. 어드레스 b(h) 상에 Y 좌표 원점값 (P2) (=y2) 및 X 좌표 원점값 (P3) (=x2) 은 다시 저장될 필요가 없다는 것을 주목해야 한다. 제 2 그룹의 도형 (β1) 이 도형 ROM 어드레스 신호 (S20) (=110(h)) 에 따라서 표시된다. 이런 방식으로 프레임 (SC7) 이 표시된다.
주기의 처음으로 되돌아가, 프레임 (SC1) 이 다시 표시될 것이다.
상기 설명한 방식으로, 도 4 에 나타난 동영상들이 표시된다.
상기 언급된 기술의 문제점은, 그룹들중 하나의 프레임이 변경될 때마다, CPU 가 도형 ROM 원점 어드레스값 (P1) 을 설정하기 위하여 액세스해야만 한다. 이것은 CPU 의 처리 능력을 저하시킨다는 것이다.
다른 문제점은, 복수 프레임들을 표시하는 경우에 있어서, CPU 의 낮은 처리 능력이 그래픽 처리 장치에 도달하지 못하는 필요 명령들을 야기시키는 것, 즉 몇몇 프레임들이 표시되지 않는다는 것이다.
또다른 문제점은, 상기 언급된 두개의 그룹들(제 1 및 제2 그룹) 중 하나의 도형 표시를 위해, CPU 가 기본 도형과 동영상들을 위한 다른 도형들에 대응하여 도형 ROM 어드레스들을 각각 설정해야만 한다는 것이다. 이것은 표시될 동영상들간의 관계들을 관리하는데 불편을 초래한다.
제 1 실시예
본 발명에 따른 제 1 실시예를 도 7 의 순서도, 도 8 의 회로 구성도, 도 9 의 파라미터 RAM 부의 데이타 구성 및 도 10 의 변경 레지스터의 데이타 구성을 참조하여 설명한다. 종래 회로 (도 2 에 표시됨) 에 이미 포함된 소자들의 설명은 생략됨을 주목하라.
제 1 실시예에서, 도형은 도 7 에 나타난 것처럼 다음 절차에 의해 표시장치에 표시될 것이다. 단계 ST1 에서, 도형 표시를 위한 데이타 및 파라미터들이 그래픽 처리부 (도 8 의 (B2)) 에 보내진다. 단계 ST2 에서, 수평 동기 신호 (S2) 를 수신하자마자, 그래픽 처리부 (도 8 의 (B2)) 가 그 동작을 시작한다. 단계 ST3 에서, 타이밍 생성부 (B11) 는 수신된 수평 동기 신호들 (S2) 의 수를 카운트한다. 상기 수가 부여된 값 (소정 값) 에 도달할 때까지, 타이밍 생성부 (B11) 는 WAIT 요구를 그 자체에 보내 다음 단계로 이행하지 않도록 한다. 상기 '부여된 값' 은 프레임의 변경 타이밍을 결정한다. 다음 프레임이 보여지기 전에 해당 프레임이 몇차례 필연적으로 반복되기 때문에 프레임들은 일반적으로 초당 30 에서 60 의 비율로 표시된다. 프레임의 변경 타이밍은 그 프레임이 표시될 때와 동일 프레임이 몇번 표시될 것인가를 결정한다. 단계 ST4 에서, 만약 표시되는 도형이 존재하고 변경 포인터 값이 0 이 아니라면, 상기 표시된 도형이 변경된다. 단계 ST5 에서, 만약 해당 WAIT 조건이 만족된다면 (즉, WAIT_EN 신호 (나중에 설명될 도 8 의 (S13)) 가 활성화되면), 상기 변경 포인터 값은 감소된다. 단계 ST6 에서, 도형이 표시된다. 상기 제 1 실시예의 동작은 도 8 을 참조하여 나중에 자세하게 설명된다.
CPU (B1) 는 도형을 표시하기 위하여 그래픽 처리부 (B2) 에 필요한 파라미터 정보 (I/F 신호 (S3)) 를 생성한다. 데이타 I/F 부 (B4) 는 상기 I/F 신호 (S3) 를 수신하여, 이 신호에 포함된 어드레스 정보에 따라서, 변경 레지스터 기입 신호 (S4), 파라미터 RAM 부 기입 신호 (S5), FIFO 기입 신호 (S6) 및 프레임 전송 시간 레지스터 기입 신호 (S7) 를 출력한다.
파라미터 RAM 부 (B7) 는 도 9 에 나타난 것처럼 구성되어 있다. 도형에 대하여 도형 ROM 원점 어드레스값 (P1), Y 좌표 원점값 (P2) 및 X 좌표 원점값 (P3) 이 저장되어 있다. 파라미터 RAM 부 (B7) 는 변경 포인터 RAM 부 (B8) 를 포함하고 있는데, 이 변경 포인터 RAM 부 (B8) 에 변경값 (P4) (표시될 동화 프레임들의 수와 동일한 값) 이 저장된다.
FIFO 부 (B9) 는 종래 기술 (도 2 에 표시됨)의 것과 동일한 방식으로 구성되며, 도형 번호들을 저장하고 있다.
변경 레지스터 (B5) 는 도 10 에 나타난 것처럼 구성되며, 도형 ROM 부에 저장된 기본 도형의 원점 어드레스값과 도형 ROM 부에 저장된 동영상들에 대응하는 원점 어르레스값과의 차이를 저장하고 있다.
영상을 표시하는 동안에, 일정한 수의 프레임들과 일정한 양의 시간이 필요하다. 이 정보는 프레임 전송 시간 레지스터 (B6) 에 저장된다. 상기 프레임 전송 시간 레지스터 (B6) 는 저장된 값을 나타내는 WAIT 설정 신호 (S8) 를 타이밍 생성부 (B11) 에 출력한다. 타이밍 생성부 (B11) 는 수신된 수평 동기 신호들 (S2) 의 수를 카운트하여, WAIT 설정 신호 (S8) 에 따라 소정의 시간에 WAIT_EN 신호 (S13) 를 생성한다. 다시 말하면, WAIT 설정 신호 (S8) (저장 값) 가 수신된 수평 동기 신호들의 수와 동일하다면, 인에이블 레벨의 WAIT_EN 신호 (S13) 가 생성된다.
그래픽 처리부 (B2) 는 외부 시스템 (도시되지 않음) 으로부터 마스터 클럭 신호 (S1) 및 수평 동기 신호 (S2) 를 수신한다. 타이밍 생성부 (B11) 는 상기 수평 동기 신호 (S2) 를 수신하여, 표시 상태 (동작 상태) 에 들어간다.
종래 기술 (도 2 에 표시됨) 의 것과 동일한 방식으로, 표시될 도형이 존재하는 가는, 상기 수평 동기 신호 (S2) 가 수신되기 전에 FIFO 부 (B9) 에 데이타가 저장되었는 가에 달려 있다. 상기 FIFO 부 (B9) 가 도형 번호를 가지고 있지 않을 때는, 상기 FIFO 부 (B9) 는 디스에이블 레벨의 엠프티 신호 (S10) 를 출력한다. 도형 번호를 가지고 있을 때는, 상기 FIFO 부 (B9) 는 인에이블 레벨의 엠프티 신호 (S10) 를 출력한다.
타이밍 생성부 (B11) 가 상기 인에이블 레벨의 엠프티 신호를 수신하면, 상기 타이밍 생성부 (B11) 는 요구 신호 (S9) 를 FIFO 부 (B9) 에 출력한다. 상기 FIFO 부 (B9) 는 상기 요구 신호 (S9) 를 수신하여, 도형 번호 (표시되는 대응 도형)에 대응하여 파라미터 RAM 어드레스 신호 (S15) 를 파라미터 RAM 부 (B7) 에 출력한다. 상기 파라미터 RAM 부 (B7) 는 상기 파라미터 RAM 어드레스 신호 (S15) 를 수신하고, 도형 ROM 원점 어드레스 신호 (S16), Y 좌표 원점 신호 (S17) 및 X 좌표 원점 신호 (S18) 을 출력한다. 동시에, 상기 변경 포인터 RAM 부 (B8) 는 변경 포인터 신호 (S12) 를 출력한다.
상기 변경 포인터 신호 (S12) 는 상기 변경 포인터 RAM 부 (B8) 에 저장된 값에 상응한다. 앞서 설명한 것처럼, 이 값은 동영상들의 수를 지칭한다. 기본 도형을 표시하기 위하여, 0 을 의미하는 출력 신호 (S11) (차이값) 가 변경 레지스터 (B5) 로부터 출력되도록, 상기 변경값 (P4) (표시될 동화 프레임들의 수와 동일한 값) 이 설정된다. 특히, O(h) 의 상기 출력 신호 (S11) 는 가산기 (어드레스 변경부) (B12) 로 출력된다. 상기 파라미터 RAM 부 (B7) 는 상기 가산기 (B12) 에 도형 ROM 원점 어드레스 신호 (S16) 를 출력한다. 그리고나서 상기 가산기 (B12) 는 출력 신호 (S11) 를 도형 ROM 원점 어드레스 신호 (S16) 에 더하여, 변경된 도형 ROM 원점 어드레스 신호 (S19) 를 산출한다. 상기 예에서는, 상기 변경된 도형 ROM 원점 어드레스 신호 (S19) 는 상기 도형 ROM 어드레스 신호 (S16) 와 동일하다.
다음에 일어날 것은 종래 기술 (도 2 에 표시됨) 에서 이미 잘 알려져 있다. 특정하면, ROM 어드레스 계산부 (B13) 는 상기 변경 도형 ROM 어드레스 신호 (S19) 에 의존하여 도형 ROM 어드레스 신호 (S20) 를 출력한다. 상기 도형 ROM 부 (B14) 는 그리고 나서 신호 (S20) 에 의해 표시되는 도형을 출력부 (B15) 로 출력한다. 상기 출력부 (B15) 가 타이밍 생성부 (B11) 로부터 표시 시작 신호 (S22) 를 수신할 때, 상기 Y 좌표 원점 신호 (S17), 상기 X 좌표 원점 신호 (S18) 및 상기 도형 ROM 부 데이타 신호 (S21) 에 의존하여, 상기 출력부는 표시 데이타 신호 (S23), 표시 버퍼 기입 인에이블 신호 (S24) 및 표시 버퍼 어드레스 신호 (S25) 를 생성한다. 상기 출력부는 상기 신호들을 표시 버퍼 (B3) 로 출력한다. 따라서, 일프레임에 대한 상기 표시 버퍼 (B3) 에 도형이 저장된다.
복수의 도형 번호들이 FIFO 부 (B9) 에 저장되었을 때는, 종래 기술 (도 2 에 표시됨) 에서처럼 상기 표시 동작은 디스에이블 레벨의 엠프티 신호 (S10) 가 수신될 때까지 반복된다.
동영상의 도형들을 표시하기 위하여, 상기 변경값 (P4) 은 부여된 임의의 값이 되어야 한다. 본 실시예에서, 상기 변경 레지스터 (B5) 의 어드레스값이 상기 변경값 (P4) 으로 주어진다. 상기 변경 레지스터 (B5) 는 그리고 나서 상기 차이값을 출력 신호 (S11) 로서 가산기 (B12) 에 출력한다. 그리고 나서 상기 가산기 (B12) 는 상기 출력 신호 (S11) 를 도형 ROM 원점 어드레스 신호 (S16) 에 더하여, 상기 변경 도형 ROM 원점 어드레스 신호 (S20) 를 산출한다.
동영상을 표시하기 위한 계속되는 절차는 이미 언급되었다.
상기 설명한 것처럼, 본 실시예에서는, 동일 프레임이 여러번 표시된다. 따라서, 표시 버퍼 (B3) 는 다음 도형이 표시되기 전에 일정한 횟수로 표시될 동일한 도형을 저장하고 있다. 다시 말하면, 표시될 동화 도형은 여러 프레임마다 매번 변경될 것이다. 상기 절차는 포인터 변경부 (B10) 의 도움과 WAIT_EN 신호 (S13) 의 사용으로 수행될 수 있다. 특정하면, 표시된 도형을 변경하기 위하여, 포인터 변경부 (B10) 는 상기 변경 포인터 신호 (S12) (상기 변경값 (P4)) 을 하나씩 감소시켜서, 감소된 설정값을 새로운 변경값 (P4) 으로 상기 변경 포인터 RAM 부 (B8) 의 동일 위치에 저장한다. 이때, 상기 포인터 변경부 (B10) 는, WAIT_EN 신호 (S13) 가 인에이블 레벨인 경우에만 작동하여, 도형이 여러 프레임마다 매번 변경되도록 한다.
다음의 설명에서는, 도 4 의 프레임들을 표시하기 위하여 파라미터 RAM 부 (B7) 및 변경 포인터 RAM 부 (B8) 에 값들을 설정하고, FIFO 부 (B9) 의 도형 번호들을 설정하는 절차를 도 5 의 도형 ROM 부 (B14) 의 데이타 구성 및 도 11 의 파라미터 설정예를 참조하여 설명한다. 상기 동작에서 이미 설정되었기 때문에, 도 11 에서 괄호 () 안의 값들은 다시 리셋될 필요가 없다. 또한, 도 11 에서, 음영진 값들은 표시된 후에 자동적으로 리셋된다.
다음의 설명에서, 도형 번호들은 파라미터 RAM 부 (B7) 의 어드레스에 상당한다고 가정한다. 또한, 동영상들은 다음의 순서, 즉 SC1, SC2, SC3, SC4, SC5, SC6, SC7 및 SC1 의 순서로 표시된다는 것을 가정한다. 표시될 도형들은 두 그룹으로 나뉜다. 제 1 그룹은 도형 번호 a(h) 를 의미하는 것으로, 제 2 그룹은 도형 번호 b(h) 를 의미하는 것으로 정의한다. 상기 두 그룹은 FIFO 부 (B9) 에 저장될 수 있다. 도 5 에서, 도형들 (α1) 및 (β1) 은 기본 도형들로 정의되고, 반면에 도형들 (α2 ∼ α4) 및 (β2 ∼ β4) 은 동영상들로 정의된다.
변경 레지스터 (B5) 는 차이값들 (P5), 즉 어드레스 1(h) (= 30(h)), 어드레스 2(h) (= 20(h)) 및 어드레스 3(h) (= 10(h)) 를 저장하고 있다.
프레임 (SC1):
프레임 (SC1) 에 있어서는, 어떤 도형도 표시되어 있지 않고, 따라서 CPU (B1) 는 FIFO 부 (B9) 에 도형 번호를 저장하지 않는다. 이런 방식으로, 프레임 (SC1) 이 표시된다.
프레임 (SC2) :
프레임 (SC2) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 10(h) 상에 매핑된 도형 (α1) 이 표시화면에서 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 이때, 제 2 그룹의 도형은 표시되지 않는다.
CPU (B1) 는 a(h) 를 도형 번호로서 FIFO 부 (B9) 에 저장한다. 또한, CPU (B1) 는 도형 ROM 원점 어드레스값 (P1) (=10(h)), Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 을 파라미터 RAM 부 (B7) 의 어드레스 a(h) 에 저장한다. 덧붙여서, 상기 CPU (B1) 는 변경값 (P4) (=0(h)) 을 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 에 저장한다. 상기 값 (P4) 이 0(h) 이다는 사실로부터, 어떤 동영상들도 표시되지 않는다는 것이 결정된다. 덧붙여서, 도형 ROM 어드레스 신호 (S19) 가 10(h) 이므로, 도형 (α1) 이 제 1 그룹의 도형으로 표시된다. 이런 방식으로, 프레임 (SC2) 이 표시된다.
프레임 (SC3) :
프레임 (SC3) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 20(h) 상에 매핑된 도형 (α2) 이, 표시화면의 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 110(h) 상에 매핑된 도형 (β1) 이 표시화면의 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 도형 ROM 원점 어드레스값 (P1) (=10(h)), Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 은 모두 파라미터 RAM 부 (B7) 의 어드레스 a(h) 상에 이미 저장되어 있으므로, 프레임 (SC2) 에 있어서, CPU (B1) 에 의해 다시 저장될 필요가 없다. 계속하여, CPU (B1) 는 도형 ROM 원점 어드레스값 (P1) (=110(h)), Y 좌표 원점값 (P2) (=y2) 및 X 좌표 원점값 (P3) (=x2) 을 파라미터 RAM 부 (B7) 의 어드레스 b(h) 에 저장한다. 덧붙여서, CPU (B1) 는 값 (P4) (=3(h)) 을 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 에 저장하고, 값 (P4) (=0(h)) 을 어드레스 b(h) 에 저장한다. 제 1 그룹에 있어서, 상기 어드레스 a(h) 상의 값 (P4) 이 3(h) 이므로, 차이값 (P5) (=10(h)) 이 취출되어 도형 (α1) 에 대응하는 도형 ROM 원점 어드레스값 (P1) (=10(h)) 에 더해진다. 결과적인 도형 ROM 어드레스 신호 (S19) 는 20(h) 이다. 따라서, 도형 (α2) 이 표시된다. 그 뒤에는, 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상의 값 (P4) 이 자동적으로 2(h) 로 리셋된다. 제 2 그룹에 있어서는, 어드레스 b(h) 상의 값 (P4) 이 0(h) 이므로, 도형 ROM 어드레스 신호 (S19) 는 110(h) 이 된다. 그리고 나서 도형 (β1) 이 표시된다. 이런 방식으로 프레임 (SC3) 이 표시된다.
프레임 (SC4) :
프레임 (SC4) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 30(h) 상에 매핑된 도형 (α3) 이, 표시화면의 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 120(h) 상에 매핑된 도형 (β2) 이 표시화면의 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 파라미터 RAM 부 (B7) 의 어드레스 a(h) 및 b(h) 상의 어드레스 값들 (P1, P2 및 P3) 은 프레임 (SC2) 및 (SC3) 의 표시동작 동안에 이미 설정되었으므로, 다시 저장될 필요가 없다. CPU (B1) 는 값 (P4) (=3(h)) 을 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 에 저장한다. 이때, 어드레스 a(h) 상의 값 (P4) (=2(h)) 은 포인터 변경부 (B10) 에 의해 이미 설정되어 있다. 제 1 그룹에 있어서, 어드레스 a(h) 상의 값 (P4) 이 2(h) 와 동일하므로, 어드레스 a(h) 상의 차이값 (P5) (=20(h)) 이 취출되어, 도형 (α1) 에 대응하는 도형 ROM 원점 어드레스값 (P1) (=10(h)) 에 가산된다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 는 30(h) 이 되고, 도형 (α3) 이 표시된다. 그뒤에는, 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상의 값 (P4) 이 자동적으로 1(h) 로 리셋된다. 제 2 그룹에 있어서는, 어드레스 b(h) 상의 값 (P4) 이 3(h) 와 동일하므로, 어드레스 b(h) 상의 차이값 (P5) (=10(h)) 이 취출되어 도형 (β1) 에 대응하는 도형 ROM 원점 어드레스값 (P1) (=110(h)) 에 가산된다. 따라서, 결과적인 도형 ROM 어드레스 신호 (S19) 가 120(h) 이 된다. 그리고 나서 도형 (β2) 이 표시된다. 그 뒤에는, 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상의 값 (P4) 이 자동적으로 2(h) 로 리셋된다. 상기 방식으로, 프레임 (SC4) 이 표시된다.
프레임 (SC5) :
프레임 (SC5) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 40(h) 상에 매핑된 도형 (α4) 이, 표시화면의 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 130(h) 상에 매핑된 도형 (β3) 이 표시화면의 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 이때, 파라미터 RAM 부 (B7) 의 어드레스 값들 (P1, P2 및 P3) 은 CPU (B1) 에 의해 다시 저장될 필요가 없다. 어드레스 a(h) 및 b(h) 상의 값 (P4) 도 또한 CPU (B1) 에 의해 설정될 필요가 없다. 값 (P4) (=1(h)) 은 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상에 저장되어 있는 반면에, 값 (P4) (=2(h)) 은 어드레스 b(h) 상에 저장되어 있다. 제 1 그룹에 있어서, 어드레스 a(h) 상의 값 (P4) 이 1(h) 와 동일하므로, 어드레스 a(h) 상의 차이값 (P5) (=30(h)) 이 취출되어, 도형 (α1) 에 대응하는 도형 ROM 원점 어드레스값 (P1) (=10(h)) 에 가산된다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 는 40(h) 이 되고, 도형 (α4) 이 표시된다. 그뒤에는, 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상의 값 (P4) 이 자동적으로 0(h) 로 리셋된다. 제 2 그룹에 있어서는, 어드레스 b(h) 상의 값 (P4) 이 2(h) 와 동일하므로, 어드레스 b(h) 상의 차이값 (P5) (=20(h)) 이 취출되어 도형 (β1) 에 대응하는 도형 ROM 원점 어드레스값 (P1) (=110(h)) 에 가산된다. 결과적인 도형 ROM 어드레스 신호 (S19) 는 130(h) 이 된다. 그리고 나서 도형 (β3) 이 표시된다. 그 뒤에는, 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상의 값 (P4) 이 자동적으로 1(h) 로 리셋된다. 상기 방식으로, 프레임 (SC5) 이 표시된다.
프레임 (SC6) :
프레임 (SC6) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 10(h) 상에 매핑된 도형 (α1) 이, 표시화면의 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 140(h) 상에 매핑된 도형 (β4) 이 표시화면의 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 이때, 파라미터 RAM 부 (B7) 의 어드레스 값들 (P1, P2 및 P3) 은 CPU (B1) 에 의해 다시 저장될 필요가 없다. 어드레스 a(h) 및 b(h) 상의 값 (P4) 도 또한 CPU (B1) 에 의해 설정될 필요가 없다. 값 (P4) (=0(h)) 은 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상에 저장되어 있는 반면에, 값 (P4) (=1(h)) 은 어드레스 b(h) 상에 저장되어 있다. 제 1 그룹에 있어서, 어드레스 a(h) 상의 값 (P4) 이 0(h) 와 동일하므로, 도형 ROM 어드레스 신호 (S19) 는 10(h) 이다. 그리고 나서 도형 (α1) 이 표시된다. 제 2 그룹에 있어서는, 어드레스 b(h) 상의 값 (P4) 이 1(h) 와 동일하므로, 차이값 (P5) (=30(h)) 이 취출되어 도형 (β1) 에 대응하는 도형 ROM 원점 어드레스값 (P1) (=110(h)) 에 가산된다. 따라서, 결과적인 도형 ROM 어드레스 신호 (S19) 는 140(h) 이 된다. 그리고 나서 도형 (β4) 이 표시된다. 그 뒤에는, 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상의 값 (P4) 이 자동적으로 0(h) 로 리셋된다. 상기 방식으로, 프레임 (SC6) 이 표시된다.
프레임 (SC7) :
프레임 (SC7) 에 있어서는, 제 1 그룹의 도형이 표시되지 않는다. 대신에 도형 ROM 부 (B14) 의 어드레스 110(h) 상에 매핑된 도형 (β1) 이 표시화면의 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
그리고 나서 CPU (B1) 는 b(h) 를 도형 번호로서 FIFO 부 (B9) 에 저장한다. 이때, 파라미터 RAM 부 (B7) 의 어드레스 값들 (P1, P2 및 P3) 은 CPU (B1) 에 의해 다시 설정될 필요가 없다. 값 (P4) 도 또한 CPU (B1) 에 의해 다시 설정될 필요가 없다. 값 (P4) (=0(h)) 이 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상에 저장되어 있다. 상기 값 (P4) 이 제 2 그룹에서는 0(h) 와 동일하므로, 도형 ROM 어드레스 신호 (S19) 는 110(h) 이 된다. 그리고 나서 도형 (β1) 이 표시된다. 상기 방식으로, 프레임 (SC7) 이 표시된다.
그리고 나서는 프레임 (SC1) 이 다시 표시될 것이다.
상기 방식으로, 도 4 에 나타난 프레임들이 표시된다.
상기 설명에서 명백한 것처럼, 단일 도형을 표시하기 위해서는, 도형 ROM 원점 어드레스값 (P1) 이, 실시예에서 설명한 것처럼, 오직 한번만 설정되어야 한다. 다시 말하면, 본 발명의 실시예는 N 매의 동영상들을 표시하기 위하여, CPU (B1) 가 N 번 도형 ROM 어드레스와 액세스해야만 했던 종래 사용 방법과는 달리, 오직 한번 도형 ROM 원점 어드레스값 (P1) 과 액세스할 필요가 있게 된다. 그리하여, 상기 방법은 도형 ROM 부와 N - 1 번 더 적게 액세스하게 되어, 계산 전력을 절약한다.
제 2 실시예
본 발명의 제 2 실시예가 이제 도 12 의 회로 구성, 도 7 의 순서도, 도 9 의 파라미터 RAM 부의 데이타 구성 및 도 13 의 변경 레지스터의 데이타 구성을 참조하여 설명된다. 상기 제 1 실시예에 포함된 부분들의 설명은 생략된다.
제 2 실시예는 변경 레지스터 (B5) 와 어드레스 변경부 (B16) 에 있어서 제 1 실시예와 다르다. 다른 부분들은 제 1 실시예의 것들과 동일하며, 도 7 의 절차를 따른다.
제 2 실시예의 변경 레지스터 (B5) 는, 도 13 에 나타난 것처럼, 기본 도형에 대응하는 도형 ROM 원점 어드레스와 동화 도형에 대응하는 도형 ROM 원점 어드레스와의 논리적 AND 값 및 OR 값을 저장하고 있다. 나중에 설명되는 바와 같이, 상기 AND 값과 OR 값에 각각 소정의 값들을 미리 설정하여, 변경부 (B16) 는 AND 값과 도형 ROM 원점 어드레스값 (P1) 간에 및 OR 값과 원점 어드레스값 (P1) 간에 AND 및 OR 동작을 수행한다. 이에 의해 도형 ROM 원점 어드레스값 (P1) 의 특정 부분은 소정의 값으로 변경된다. 결과적인 값은 ROM 어드레스 계산부 (B13) 에 변경 도형 ROM 원점 어드레스 신호 (S19) 로서 출력된다.
제 2 실시예에서, 기본 도형을 표시하기 위하여, 상기 변경 레지스터 (B5) 는 고레벨 (예를 들면, FFFF(h)) 의 변경 레지스터 출력 신호 (AND 값) (S26) 와 저레벨 (예를 들면, 0000(h)) 의 변경 레지스터 출력 신호 (OR 값) (S27) 를 변경부 (B16) 에 출력한다. 동화 도형의 표시를 위하여는, 상기 변경 레지스터 (B5) 는 AND 값 (S26) 과 OR 값 (S27) 을 변경부 (B16) 에 출력한다. 상기 (S26) 과 (S27) 은 변경 포인트 신호 (S12) 에 해당한다.
다음 설명에서는, 도 4 의 프레임들을 표시하기 위하여, 변경 포인터 RAM 부 (B8) 에 값을 설정하기 위한 동작을 도 14 의 도형 ROM 부 (B14) 의 데이타 구성 및 도 15 의 파라미터 설정예를 참조하여 설명한다.
파라미터 RAM 부 (B7) 에 값을 설정하고 FIFO 부 (B9) 에 도형 번호를 설정하는 동작들에 대한 설명은 상기 제 1 실시예의 것과 동일하므로 생략된다. 도형 번호는 파라미터 RAM 부 (B7) 의 어드레스와 대응한다고 가정한다. 덧붙여서, 동영상들이 다음 순서, 즉 SC1, SC2, SC3, SC4, SC5, SC6, SC7 및 SC1 의 순서로 표시된다. 표시될 도형들은 두 그룹으로 나뉜다. 도형 번호 a(h) 로 설정되는 도형을 갖는 제 1 그룹과, 도형 번호 b(h) 로 설정되는 도형을 갖는 제 2 그룹이다. 도 4 에서, 도형들 (α1) 및 (β1) 은 기본 도형들로 정의되고, 반면에 도형들 (α2 ∼ α4) 및 (β2 ∼ β4) 은 동영상들로 정의된다.
프레임이 표시되기 전에, 변경 레지스터 (B5) 는 AND 값 (P6) 과 OR 값 (P7) 을 저장하고 있음을 주목하라. 특정하면, AND 데이타 FF(h) 와 OR 데이타 300(h) 가 모두 어드레스 1(h) 상에 저장되어 있다. 상기 AND 데이타 FF(h) 및 OR 데이타 200(h) 는 모두 어드레스 2(h) 상에 저장되어 있다. 상기 AND 데이타 FF(h) 및 OR 데이타 100(h) 는 어드레스 3(h) 상에 저장되어 있다.
프레임 (SC1) :
프레임 (SC1) 에 있어서는, 어떤 도형도 표시되지 않는다. 따라서, CPU (B1) 는 FIFO 부 (B9) 에 도형 번호를 저장하지 않는다. 상기 방식으로, 프레임 (SC1) 이 표시된다.
프레임 (SC2) :
프레임 (SC2) 에 있어서, CPU (B1) 는 FIFO 부 (B9) 에 도형 번호 a(h) 를 저장한다. 또한, CPU (B1) 는 도형 ROM 원점 어드레스값 (P1) (=10(h)), Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 을 파라미터 RAM 부 (B7) 의 어드레스 a(h) 에 저장한다. 또한, CPU (B1) 는 값 (P4) (=0(h)) 을 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 에 저장한다.
제 1 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 은 고레벨 신호 (FF(h)) 와 논리적 AND 연산이 수행되고, 그리고 계속하여 저레벨 신호 (0(h)) 와 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 가 10(h) 이 되고, 도형 (α1) 이 표시된다. 상기 방식으로, 프레임 (SC2) 이 표시된다.
프레임 (SC3) :
프레임 (SC3) 에 있어서, CPU (B1) 는 FIFO 부 (B9) 에 도형 번호들 a(h) 및 b(h) 를 저장한다. 또한, CPU (B1) 는 파라미터 RAM 부 (B7) 의 어드레스 b(h) 에 도형 ROM 원점 어드레스값 (P1) (=20(h)), Y 좌표 원점값 (P2) (=y2) 및 X 좌표 원점값 (P3) (=x2) 을 저장한다. 또한, CPU (B1) 는 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 에 값 (P4) (=3(h)) 을 저장한다. 덧붙여서, CPU (B1) 는 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 에 값 (P4) (=0(h)) 을 저장한다.
제 1 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 은 AND 값 (P6) (FF(h)) 과 논리적 AND 연산이 수행되고, 그리고 계속하여 OR 값 (P7) (100(h)) 과 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 는 110(h) 이 되고, 도형 (α2) 이 표시된다. 제 2 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=20(h)) 은 고레벨 신호 (FF(h)) 와 논리적 AND 연산을 수행하고, 그리고 계속하여 저레벨 신호 (0(h)) 와 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 가 20(h) 이 되고, 도형 (β1) 이 표시된다. 상기 방식으로, 프레임 (SC3) 이 표시된다.
프레임 (SC4) :
프레임 (SC4) 에 있어서, CPU (B1) 는 FIFO 부 (B9) 에 도형 번호들 a(h) 및 b(h) 를 저장한다. 또한, CPU (B1) 는 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 에 값 (P4) (=3(h)) 을 저장한다. 어드레스 a(h) 상의 값 (P4) (=2(h)) 은 포인터 변경부 (B10) 에 의해 변경 포인터 RAM 부 (B8) 에 이미 저장되어 있다.
제 1 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 은 AND 값 (P6) (FF(h)) 과 논리적 AND 연산이 수행되고, 그리고 계속하여 OR 값 (P7) (200(h)) 과 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 는 210(h) 이 되고, 도형 (α3) 이 표시된다. 제 2 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=20(h)) 은 AND 값 (P6) (FF(h)) 과 논리적 AND 연산을 수행하고, 그리고 계속하여 OR 값 (P7) (=100(h)) 과 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 가 120(h) 이 되고, 도형 (β2) 이 표시된다. 상기 방식으로, 프레임 (SC4) 이 표시된다.
프레임 (SC5) :
프레임 (SC5) 에 있어서, CPU (B1) 는 FIFO 부 (B9) 에 도형 번호들 a(h) 및 b(h) 를 저장한다. 어드레스 a(h) 상의 값 (P4) (=1(h)) 및 어드레스 b(h) 상의 값 (P4) (=2(h)) 은 포인터 변경부 (B10) 에 의해 변경 포인터 RAM 부 (B8) 에 이미 저장되어 있다.
제 1 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 은 AND 값 (P6) (FF(h)) 과 논리적 AND 연산이 수행되고, 그리고 계속하여 OR 값 (P7) (300(h)) 과 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 는 310(h) 이 되고, 도형 (α4) 이 표시된다. 제 2 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=20(h)) 은 AND 값 (P6) (FF(h)) 과 논리적 AND 연산을 수행하고, 그리고 계속하여 OR 값 (P7) (=200(h)) 과 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 가 220(h) 이 되고, 도형 (β3) 이 표시된다. 상기 방식으로, 프레임 (SC5) 이 표시된다.
프레임 (SC6) :
프레임 (SC6) 에 있어서, CPU (B1) 는 FIFO 부 (B9) 에 도형 번호들 a(h) 및 b(h) 를 저장한다. 어드레스 a(h) 상의 값 (P4) (=0(h)) 및 어드레스 b(h) 상의 값 (P4) (=1(h)) 은 포인터 변경부 (B10) 에 의해 변경 포인터 RAM 부 (B8) 에 이미 저장되어 있다.
제 1 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) 은 10(h) 에 머물러 있으므로, 도형 (α1) 이 표시된다. 제 2 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=20(h)) 은 AND 값 (P6) (FF(h)) 과 논리적 AND 연산을 수행하고, 그리고 계속하여 OR 값 (P7) (=300(h)) 과 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 가 320(h) 이 되고, 도형 (β4) 이 표시된다. 상기 방식으로, 프레임 (SC5) 이 표시된다.
프레임 (SC7) :
프레임 (SC7) 에 있어서, CPU (B1) 도형 번호 b(h) 를 FIFO 부 (B9) 에 저장한다. 값 (P4) (=0(h)) 은 이미 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상에 저장되어 있다.
제 2 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) 이 20(h) 에 머물러 있으므로, 도형 (β1) 이 표시된다. 상기 방식으로, 프레임 (SC7) 이 표시된다.
프레임 (SC1) 이 그리고 나서 다시 표시된다.
상기 방식으로, 도 4 의 프레임들은 성공적으로 표시된다.
제 3 실시예
제 2 실시예에서는, 동영상들에 대한 도형들이 변경 레지스터 (B5) 에 저장된 AND 값 (P6) 과 OR 값 (P7) 에 의해 지정되어 있다. 상기 방식의 장점은 제 3 실시예에서 더욱 명백해질 것이다. 제 3 실시예에서, WAIT 제어 방식이 상기 제 2 실시예의 것과 상이하다. 그런데, 그럼에도 불구하고 주목할 것은 AND 값 (P6) 과 OR 값 (P7) 을 사용하는 어드레스 지정 방식의 장점들이 제 3 실시예에서 유지된다는 것이다.
제 3 실시예가 도 16 의 순서도, 도 17 및 18 의 회로 구성, 도 19 의 파라미터 RAM 부의 데이타 구성 및 도 13 의 변경 레지스터의 데이타 구성을 참조하여 설명된다. 상기 제 1 및 제 2 실시예에서 이미 설명된 부분들의 설명은 생략된다.
제 3 실시예에서는, 프레임 전송 시간 레지스터 (B6) 가 각각의 도형에 대한 값을 저장할 수 있도록 변경 포인터 RAM 부 (B8) 에 부가적인 파라미터들이 저장될 것이다. 이러한 구성은 상기 제 1 및 제 2 실시예의 것과 다르지만, 제 3 실시예의 변경 레지스터 (B5) 및 변경부 (B16) 는 상기 제 2 실시예의 것들과 동일하다.
요약하면, 상기 제 1 및 제 2 실시예에서는, 동화 도형들 각각을 표현하기 위한 프레임들의 수가 동일하다. 그런데, 제 3 실시예에서는, 프레임들의 수가 각각의 동화 도형들에 대해 상이하다.
도 19 에 나타난 것처럼, 변경 포인터 RAM 부 (B8) 에는, WAIT 설정값 (P8) 및 WAITTMP 값 (P9) 뿐만 아니라, 변경값 (P4) 이 저장되어 있다. 상기 WAIT 설정값 (P8) 에는 표시되는 영상 프레임들의 수가 저장되어 있다. 상기 WAITTMP 값 (P9) 의 초기값은 상기 WAIT 설정값 (P8) 의 것과 동일하다. 상기 WAITTMP 값 (P9) 이 0 일 때, 상기 WAIT 설정값 (P8) 이 로드된다(이에 대한 상세한 설명은 후술한다).
앞서 설명된 점들에서, 제 3 실시예는 상기 제 1 및 제 2 실시예과 상이하며, 도 16 의 순서도에 나타난 절차를 따른다. 특정하면, 도 7 의 순서도와 비교했을 때, 도형이 상기 변경값 (P4) 에 따라서 변경될 때 (단계 ST4), 상기 WAITTMP 값 (P9) 은 수평 동기 신호 (S2) 의 수신에 동기하여 하나씩 감소된다(단계 ST8). 상기 WAITTMP 값 (P9) 이 0 이 아닌 동안에, 상기 WAIT_EN 신호 (S13) 는 디스에이블 레벨에 있다(도 18 참조). 이 때문에, 동일한 도형이 계속하여 표시된다(단계 ST6). WAITTMP 값 (P9) 이 0 일 때는, 상기 WAIT_EN 신호 (S13) 는 인에이블 레벨에 있다(도 18 참조). 이 때문에, 변경값 (P4) 은 표시되는 도형을 변경하기 위하여 하나씩 감소된다(단계 ST5). 그리고 나서 상기 WAIT 설정값 (P8) 은 WAITTMP 값 (P9) 으로 다시 설정된다(단계 ST9).
도 18 을 참조하여, 제 3 실시예의 상기 WAIT 제어를 아래에 설명한다. 도 18 은 도 17 의 타이밍 생성부 (B11) 의 일부분을 보여준다. 도 18 에 나타난 것처럼, WAIT 제어부 (B17) 가 타이밍 생성부 (B11) 에 내장되어 있다. 상기 WAIT 제어부 (B17) 는 변경 포인터 RAM 부 (B8) 의 WAITTMP 값 (P9) 을 나타내는 WAIT 입력 신호 (S30) 를 수신하여, 수평 동기 신호 (S2) 의 수신에 동기하여 하나씩 감소시킨다. 만약 상기 감소된 값이 0 이 아니면, 상기 WAIT 제어부 (B17) 는 WAIT_EN 신호 (S13) 를 디스에이블 레벨 (논리적 0 레벨) 로 설정하고, 셀렉터에 의해 감소된 값을 선택하여 그것을 WAIT 출력 신호 (S29) 로서 변경 포인터 RAM 부 (B8) 에 출력한다. 이에 따라 상기 WAITTMP 값 (P9) 은 다시 설정된다. 한편, 만약 상기 감소된 값이 0 이면, 상기 WAIT_EN 신호 (S13) 는 인에이블 레벨 (논리적 1 레벨) 로 설정된다. 덧붙여서, 상기 WAIT 설정값 (P8) (상기 WAIT 입력 신호 (S28) 로서 수신됨) 이 셀렉터에 의해 선택되어, 상기 WAIT 출력 신호 (S29) 로서 출력된다. 그리고 나서 상기 WAITTMP 값 (P9) 이 다시 리셋된다.
이하에서는, 도 20 의 프레임들의 표시를 위하여, 파라미터 RAM 부 (B7) 의 값들, 변경 포인터 RAM 부 (B8) 의 값들 및 FIFO 부 (B9) 의 도형 번호들을 저장하는 동작들에 대하여 도 21 의 도형 ROM 부 (B14) 의 데이타 구성과 도 22 의 파라미터 설정예를 참조하여 설명한다.
다음의 설명에서, 도형 번호는 파라미터 RAM 부 (B7) 의 어드레스에 상응한다고 가정한다. 동영상들은 다음의 순서, 즉 SC1, SC2, SC8, SC9, SC10, SC11, SC12 및 SC1 의 순서로 표시된다. 또한, 두 그룹의 도형들, 즉 도형 번호 a(h) 에 의해 언급되는 도형을 갖는 제 1 그룹과, 도형 번호 b(h) 에 의해 언급되는 도형을 갖는 제 2 그룹이 있다고 가정한다. 도 21 의 도형들에서, (α1) 및 (β1) 은 기본 도형들이고, (γ1 ∼ γ4) 는 동영상들을 위한 것이다고 가정한다.
표시전에, 변경 레지스터 (B5) 에는 AND 값 (P6) 과 OR 값 (P7) 이 저장되어 있다. 특정하면, AND 데이타 0(h) 와 OR 데이타 130(h) 가 어드레스 1(h) 상에, AND 데이타 0(h) 와 OR 데이타 120(h) 는 어드레스 2(h) 상에, AND 데이타 0(h) 와 OR 데이타 110(h) 는 어드레스 3(h) 상에 그리고 AND 데이타 0(h) 와 OR 데이타 100(h) 는 어드레스 4(h) 상에 저장되어 있다.
프레임 (SC1) :
프레임 (SC1) 에 있어서는, 어떤 도형도 표시되지 않는다. 따라서, CPU (B1) 는 FIFO 부 (B9) 에 도형 번호를 저장하지 않는다. 상기 방식으로, 프레임 (SC1) 이 표시된다.
프레임 (SC2) :
프레임 (SC2) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 10(h) 상에 매핑된 도형 (α1) 이 좌표 (x1, y1) 상에 표시된다. 그러나, 제 2 그룹의 도형은 표시되지 않는다.
CPU (B1) 는 a(h) 를 도형 번호로서 FIFO 부 (B9) 에 저장한다. 또한, CPU (B1) 는 도형 ROM 원점 어드레스값 (P1) (=10(h)), Y 좌표 원점값 (P2) (=y1) 및 X 좌표 원점값 (P3) (=x1) 을 파라미터 RAM 부 (B7) 의 어드레스 a(h) 에 저장한다. 또한, 상기 CPU (B1) 는 값 (P4) (=0(h)) 을 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 에 저장한다. 어드레스 a(h) 상의 값 (P4) 이 0(h) 이므로, 동영상들의 표시가 활성화되지 않음이 결정된다. 따라서, 제 1 그룹에 있어서, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 이 고레벨 신호와 논리적 AND 연산을 수행하고, 그리고 계속하여 저레벨 신호와 논리적 OR 연산을 수행한다. 결과적으로, 도형 ROM 어드레스 신호 (S19) 가 10(h) 이므로, 도형 (α1) 이 표시된다. 이런 방식으로, 프레임 (SC2) 이 표시된다.
프레임 (SC8) :
프레임 (SC8) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 100(h) 상에 매핑된 도형 (γ1) 이, 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 20(h) 상에 매핑된 도형 (β1) 이 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 파라미터 RAM 부 (B7) 의 어드레스 a(h) 상의 어드레스 값들 (P1, P2 및 P3) 은 다시 설정될 필요가 없다. CPU (B1) 는 도형 ROM 원점 어드레스값 (P1) (=20(h)), Y 좌표 원점값 (P2) (=y2) 및 X 좌표 원점값 (P3) (=x2) 을 파라미터 RAM 부 (B7) 의 어드레스 b(h) 에 저장한다. 또한, CPU (B1) 는 값 (P4) (=4(h)) 을 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 에 저장한다. 덧붙여서, CPU (B1) 는 값 (P4) (=0(h)) 을 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 에 저장한다. 제 1 그룹에 있어서, 상기 어드레스 a(h) 상의 값 (P4) 이 4(h) 이므로, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 이 AND 값 (P6) (=0(h)) 과 AND 연산을 수행하고, 계속하여 OR 값 (P7) (=100(h)) 과 OR 연산을 수행한다. 그리하여, 도형 ROM 어드레스 신호 (S19) 가 100(h) 이 되고, 도형 (γ1) 이 표시된다. 그 후에, 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상에 저장된 값 (P4) 이 자동적으로 3(h) 로 리셋된다. 제 2 그룹에 있어서는, 어드레스 b(h) 상의 값 (P4) 이 0(h) 이므로, 도형 ROM 어드레스 신호 (S19) 는 20(h) 가 된다. 그리고 나서 도형 (α1) 이 표시된다. 이런 방식으로 프레임 (SC8) 이 표시된다.
프레임 (SC9) :
프레임 (SC9) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 110(h) 상에 매핑된 도형 (γ2) 이, 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 덧붙여서, 도형 ROM 부 (B14) 의 어드레스 100(h) 상에 매핑된 도형 (γ1) 이 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 파라미터 RAM 부 (B7) 의 어드레스 a(h) 및 b(h) 상의 어드레스 값들 (P1, P2 및 P3) 은 다시 설정될 필요가 없다. CPU (B1) 는 값 (P4) (=4(h)) 을 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 에 저장한다. 이때, 어드레스 a(h) 상의 값 (P4) (=3(h)) 은 포인터 변경부 (B10) 에 의해 변경 포인터 RAM 부 (B8) 에 이미 저장되어 있다. 제 1 그룹에 있어서, 상기 어드레스 a(h) 상의 값 (P4) 이 3(h) 이므로, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 이 AND 값 (P6) (=0(h)) 과 AND 연산을 수행하고, 계속하여 OR 값 (P7) (=110(h)) 과 OR 연산을 수행한다. 그리하여, 도형 ROM 어드레스 신호 (S19) 가 110(h) 이 되고, 도형 (γ2) 이 표시된다. 그 후에, 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상에 저장된 값 (P4) 이 자동적으로 2(h) 로 리셋된다. 제 2 그룹에 있어서는, 값 (P4) 이 4(h) 이므로, 도형 ROM 원점 어드레스값 (P1) (=20(h)) 이 AND 값 (P6) (=0(h)) 과 AND 연산을 수행하고, 계속하여 OR 값 (P7) (=100(h)) 과 OR 연산을 수행한다. 그리하여, 도형 ROM 어드레스 신호 (S19) 가 100(h) 이 되고, 도형 (γ1) 이 표시된다. 그 후에, 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상에 저장된 값 (P4) 이 자동적으로 3(h) 로 리셋된다. 이런 방식으로 프레임 (SC9) 이 표시된다.
프레임 (SC10) :
프레임 (SC10) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 120(h) 상에 매핑된 도형 (γ3) 이, 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 도형 ROM 부 (B14) 의 어드레스 110(h) 상에 매핑된 도형 (γ2) 은 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 파라미터 RAM 부 (B7) 의 어드레스 a(h) 및 b(h) 상의 어드레스 값들 (P1, P2 및 P3) 은 모두 다시 설정될 필요가 없다. 어드레스 a(h) 상의 값 (P4) (=2(h)) 및 어드레스 b(h) 상의 값 (P4) (=3(h)) 은 포인터 변경부 (B10) 에 의해 변경 포인터 RAM 부 (B8) 에 이미 저장되어 있다. 제 1 그룹에 있어서, 상기 값 (P4) 이 2(h) 이므로, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 이 AND 값 (P6) (=0(h)) 과 AND 연산을 수행하고, 계속하여 OR 값 (P7) (=120(h)) 과 OR 연산을 수행한다. 그리하여, 도형 ROM 어드레스 신호 (S19) 가 120(h) 이 되고, 도형 (γ3) 이 표시된다. 그 후에, 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상에 저장된 값 (P4) 이 자동적으로 1(h) 로 리셋된다. 제 2 그룹에 있어서는, 값 (P4) 이 3(h) 이므로, 도형 ROM 원점 어드레스값 (P1) (=20(h)) 이 AND 값 (P6) (=0(h)) 과 AND 연산을 수행하고, 계속하여 OR 값 (P7) (=110(h)) 과 OR 연산을 수행한다. 이런 방식으로, 도형 ROM 어드레스 신호 (S19) 가 110(h) 이 되고, 도형 (γ2) 이 표시된다. 그 후에, 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상에 저장된 값 (P4) 이 자동적으로 2(h) 로 리셋된다. 이런 방식으로 프레임 (SC10) 이 표시된다.
프레임 (SC11) :
프레임 (SC11) 에 있어서는, 도형 ROM 부 (B14) 의 어드레스 130(h) 상에 매핑된 도형 (γ4) 이, 좌표 (x1, y1) 에 제 1 그룹의 도형으로 표시된다. 도형 ROM 부 (B14) 의 어드레스 120(h) 상에 매핑된 도형 (γ3) 은 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
CPU (B1) 는 a(h) 및 b(h) 를 도형 번호들로서 FIFO 부 (B9) 에 저장한다. 파라미터 RAM 부 (B7) 의 어드레스 a(h) 및 b(h) 상의 어드레스 값들 (P1, P2 및 P3) 은 모두 다시 설정될 필요가 없다. 어드레스 a(h) 및 어드레스 b(h) 상의 값 (P4) 도 또한 다시 설정될 필요가 없다. 어드레스 a(h) 상의 값 (P4) (=1(h)) 및 어드레스 b(h) 상의 값 (P4) (=2(h)) 은 포인터 변경부 (B10) 에 의해 변경 포인터 RAM 부 (B8) 에 이미 저장되어 있다. 제 1 그룹에 있어서, 상기 값 (P4) 이 1(h) 이므로, 도형 ROM 원점 어드레스값 (P1) (=10(h)) 이 AND 값 (P6) (=0(h)) 과 AND 연산을 수행하고, 계속하여 OR 값 (P7) (=130(h)) 과 OR 연산을 수행한다. 그리하여, 도형 ROM 어드레스 신호 (S19) 가 130(h) 이 되고, 도형 (γ4) 이 표시된다. 그 후에, 변경 포인터 RAM 부 (B8) 의 어드레스 a(h) 상에 저장된 값 (P4) 이 자동적으로 0(h) 로 리셋된다. 제 2 그룹에 있어서는, 값 (P4) 이 2(h) 이므로, 도형 ROM 원점 어드레스값 (P1) (=20(h)) 이 AND 값 (P6) (=0(h)) 과 AND 연산을 수행하고, 계속하여 OR 값 (P7) (=120(h)) 과 OR 연산을 수행한다. 따라서, 도형 ROM 어드레스 신호 (S19) 가 120(h) 이 되고, 도형 (γ3) 이 표시된다. 그 후에는, 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상에 저장된 값 (P4) 이 자동적으로 1(h) 로 리셋된다. 이런 방식으로 프레임 (SC11) 이 표시된다.
프레임 (SC12) :
프레임 (SC12) 에 있어서는, 제 1 그룹의 도형은 표시되지 않는다. 그러나, 도형 ROM 부 (B14) 의 어드레스 130(h) 상에 매핑된 도형 (γ4) 은 좌표 (x2, y2) 에 제 2 그룹의 도형으로 표시된다.
CPU (B1) 는 도형 번호 b(h) 를 FIFO 부 (B9) 에 저장한다. 파라미터 RAM 부 (B7) 의 어드레스 b(h) 상의 어드레스 값들 (P1, P2 및 P3) 은 모두 다시 설정될 필요가 없다. 어드레스 b(h) 상의 값 (P4) 도 또한 CPU (B1) 에 의해 다시 설정될 필요가 없다. 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상의 값 (P4) (=1(h)) 은 유지되어 있다. 어드레스 b(h) 상의 값 (P4) 이 1(h) 이므로, 도형 ROM 원점 어드레스값 (P1) (=20(h)) 은 AND 값 (P6) (=0(h)) 과 AND 연산을 수행하고, 계속하여 OR 값 (P7) (=130(h)) 과 OR 연산을 수행한다. 그리하여, 도형 ROM 어드레스 신호 (S19) 가 130(h) 이 되고, 도형 (γ4) 이 표시된다. 그뒤에는, 변경 포인터 RAM 부 (B8) 의 어드레스 b(h) 상에 저장된 값 (P4) 은 자동적으로 0(h) 로 다시 설정된다. 이런 방식으로, 프레임 (SC12) 이 표시된다.
다음으로는, 프레임 (SC1) 이 다시 표시된다.
상기와 같은 방식으로, 도 20 의 영상들이 성공적으로 표시된다.
상기의 설명에서 명백한 것처럼, 동영상들의 프레임들의 수가 각 도형마다 변경될 수 있다.
또한, 제 2 및 제 3 실시예의 AND 값 (P6) 및 OR 값 (P7) 이 도형을 지정하는 방식에 따르면, 상이한 기본 도형들이 공통의 동화 도형들을 공유할 때, 동화 도형에 대한 도형 ROM 어드레스는 도형 ROM 원점 어드레스값 (P1) 에 상관없이 지정된다. 다시 말하면, 도형 ROM 원점 어드레스값 (P1) 은 어떤 고정된 값으로 설정된다. 이것은, 예를 들면 비디오 게임기에서 실제로 사용되어 동영상들 (예를 들면, 물체가 폭발하는 것) 이 지정, 표시될 때, CPU 에 대한 소프트웨어 프로그램 구성을 더욱 용이하게 한다.
본 발명에 따르면, 다음의 결과들이 기대된다.
첫째로, 표시될 동영상이 변경될 때마다 CPU 가 도형에 대한 기본 어드레스를 설정할 필요가 없어, CPU 상의 계산 요구가 감소되어, CPU 의 성능이 향상된다. 최근의 그래픽 처리 장치에 있어서는, 수천의 도형들이 동시에 표시된다. 본 발명은 표시되는 각각의 도형에 대한 상기 요구를 상당히 감소시키므로, CPU 의 처리 성능이 매우 증가될 것이 기대된다.
두번째로, 도형 표시에 관계되어 CPU 에 대한 감소된 액세스 요구의 경우에, 본 그래픽 처리 장치의 사용에 의해, 전송 시간동안에 프레임들을 잃어버릴 가능성의 감소가 또한 기대된다.
셋째로, 기본 도형에 대한 도형 ROM 어드레스와 이에 대응하는 수의 프레임들만이 설정되므로, 동영상들의 관리가 더욱 용이하다.
요약하면, 정지 영상에 대한 동영상들 뿐만아니라 정지 영상들을 표시할 수 있는 본 발명의 그래픽 처리 장치에 있어서는, 기본 도형 및 표시될 동영상들의 수가, 정지 영상에 대응하는 동영상들이 표시될 때, 오직 한 번만 설정된다. 이것은 CPU 에 대한 액세스 요구를 감소시켜, CPU 의 실제 성능을 향상시킨다.
본 발명의 요지를 벗어나지 않고서 많은 다양하며 폭넓고 상이한 실시예들이 만들어 질 수 있으므로, 첨부된 청구범위에 정의된 것외에 본 발명의 특정 실시예에 본 발명이 한정되지 않음을 주목하라. 예를 들면, Y 좌표 원점 신호와 수평 동기 신호의 카운트된 값을 수신하여, 도형 ROM 어드레스를 계산하는 ROM 어드레스 계산부의 도움으로 인에이블 되는 표시 버퍼가, 일라인의 표시 데이타를 저장하는 라인 버퍼로 변경될 수 있다. 또한, 파라미터 값들 각각은 필요에 따라 변경될 수 있다.

Claims (13)

  1. 제 1 어드레스 상에 제 1 도형과 제 2 어드레스 상에 제 2 도형을 저장하는 도형 저장 기억수단과, 제 1 값을 저장하는 파라미터 기억수단과, 제 2 및 제 3 값을 저장하는 변경 레지스터와, 상기 변경 레지스터로부터 상기 제 2 값 또는 상기 제 3 값을 출력하는 것을 지정하는 제 4 값을 저장하는 포인터 기억수단과, 상기 도형 저장 기억수단의 어드레스값을 지정하는 어드레스 신호를 생성하는 어드레스 변경부와, 상기 제 4 값을 변경하기 위하여 상기 제 4 값을 받아 상기 포인터 기억수단에 변경된 제 4 값을 출력하는 포인터 변경부를 구비하되,
    상기 포인터 기억수단은 제 1 제어 신호에 따라서 상기 제 4 값을 상기 변경 레지스터 및 상기 포인터 변경부에 출력하고, 상기 파라미터 기억수단은 상기 제 1 제어 신호에 따라서 상기 제 1 값을 상기 어드레스 변경부에 출력하고, 상기 변경 레지스터는 상기 제 4 값에 따라서 상기 제 2 값을 상기 어드레스 변경부에 출력하고, 상기 어드레스 변경부는 상기 파라미터 기억수단의 상기 제 1 값 및 상기 변경 레지스터의 제 2 값에 따라서 상기 도형 저장 기억수단의 상기 제 1 어드레스를 나타내는 제 1 어드레스 신호를 생성하고, 상기 도형 저장 기억수단은 상기 제 1 어드레스 신호를 받아 상기 제 1 도형을 출력하고, 상기 포인터 변경부는 상기 변경된 제 4 값을 생성하여 상기 변경된 제 4 값을 상기 포인터 기억수단에 출력하고, 상기 포인터 기억수단은 제 2 제어 신호에 따라서 상기 변경된 제 4 값을 상기 변경 레지스터 및 상기 포인터 변경부에 출력하고, 상기 파라미터 기억수단은 상기 제 2 제어 신호에 따라서 상기 제 1 값을 상기 어드레스 변경부에 출력하고, 상기 변경 레지스터는 상기 변경된 제 4 값에 따라서 상기 제 3 값을 상기 어드레스 변경부에 출력하고, 상기 어드레스 변경부는 상기 파라미터 기억수단의 상기 제 1 값 및 상기 변경 레지스터의 상기 제 3 값에 따라서 상기 도형 저장 기억수단의 상기 제 2 어드레스를 나타내는 제 2 어드레스 신호를 생성하며, 상기 도형 저장 기억수단은 상기 제 2 어드레스 신호를 받아 상기 제 2 도형을 출력하는 것을 특징으로 하는 그래픽 처리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 변경부는 상기 제 1 값을 상기 제 2 값에 더하여 상기 제 1 어드레스 신호를 생성하고, 상기 어드레스 변경부는 상기 제 1 값을 상기 제 3 값에 더하여 상기 제 2 어드레스 신호를 생성하는 것을 특징으로 하는 그래픽 처리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 값은 제 1 AND 값 및 제 1 OR 값을 포함하고, 상기 제 3 값은 제 2 AND 값 및 제 2 OR 값을 포함하고, 상기 어드레스 변경부는 상기 제 1 값과 상기 제 1 AND 값을 AND 연산하고 그 결과들을 상기 제 1 OR 값과 OR 연산하여 상기 제 1 어드레스 신호를 생성하며, 상기 어드레스 변경부는 상기 제 1 값과 상기 제 2 AND 값을 AND 연산하고 그 결과를 상기 제 2 OR 값과 OR 연산하여 상기 제 2 어드레스 신호를 생성하는 것을 특징으로 하는 그래픽 처리 장치.
  4. 제 1 항에 있어서,
    상기 변경 레지스터는 상기 제 2 값을 제 1 저장 어드레스상에 그리고 상기 제 3 값을 제 2 저장 어드레스상에 저장하며, 상기 포인터 기억수단의 상기 제 4 값은 상기 제 1 저장 어드레스를 나타내고, 상기 포인터 기억수단의 상기 변경된 제 4 값은 상기 제 2 저장 어드레스를 나타내는 것을 특징으로 하는 그래픽 처리 장치.
  5. 제 4 항에 있어서,
    상기 포인터 변경부는 상기 변경된 제 4 값을 생성하기 위하여 상기 제 4 값을 감소시키는 것을 특징으로 하는 그래픽 처리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 도형은 기본 도형을 나타내고, 상기 제 2 도형은 동화 도형을 나타내며, 상기 제 1 값은 상기 도형 저장 기억수단의 상기 제 1 어드레스를 나타내는 것을 특징으로 하는 그래픽 처리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 , 제 2 , 제 3 및 제 4 값을 제공하는 중앙 처리 장치를 더 구비하되,
    상기 중앙 처리 장치는 상기 도형 저장 기억수단의 상기 제 2 어드레스와 상기 변경된 제 4 값을 제공하지 않는 것을 특징으로 하는 그래픽 처리 장치.
  8. 기본 도형 및 하나 이상의 동화 도형을 포함하되, 상기 기본 도형은 상기 기본 도형의 제 1 어드레스상에 저장되며, 상기 하나 이상의 동화 도형은 상기 도형 저장 기억수단의 제 2 어드레스상에 저장되는 동영상을 표시하는 방법으로서,
    제 2 값과, 상기 도형 저장 기억수단의 어드레스 값을 나타내는 제 1 값을 포함하는 파라미터 값을 설정하는 단계와,
    상기 제 1 값에 따라서 상기 도형 저장 기억수단의 상기 제 1 어드레스를 나타내는 제 1 어드레스 신호를 생성하는 단계와,
    상기 제 1 어드레스 신호에 따라서 상기 도형 저장 기억 수단으로부터 출력되는 상기 기본 도형을 표시하는 단계와,
    상기 제 1 및 제 2 값에 따라서 상기 도형 저장 기억수단의 상기 제 2 어드레스를 나타내는 제 2 어드레스 신호를 생성하는 단계 및,
    상기 제 2 어드레스 신호에 따라서 상기 도형 저장 기억수단으로부터 출력되는 하나 이상의 상기 동화 도형을 표시하는 단계를 구비하는 것을 특징으로 하는 동영상 표시 방법.
  9. 제 8 항에 있어서,
    상기 하나 이상의 동화 도형은 제 1 및 제 2 동화 도형을 포함하되, 상기 제 1 동화 도형은 상기 도형 저장 기억수단의 상기 제 2 어드레스상에 저장되고, 상기 제 2 동화 도형은 상기 도형 저장 기억수단의 제 3 어드레스상에 저장되며,
    상기 제 2 값을 변경하여, 변경된 제 2 값을 생성하는 단계와,
    상기 제 1 및 변경된 제 2 값에 따라서 상기 도형 저장 기억수단의 상기 제 3 어드레스를 나타내는 제 3 어드레스 신호를 생성하는 단계 및,
    상기 제 3 어드레스 신호에 따라서 상기 도형 저장 기억수단으로부터 출력되는 상기 제 2 동화 도형을 표시하는 단계를 더 구비하는 것을 특징으로 하는 동영상 표시 방법.
  10. 제 8 항에 있어서,
    상기 제 2 어드레스 신호 생성 단계는 상기 제 1 값에 상기 제 2 값을 더하여 상기 제 2 어드레스 신호를 생성하는 것을 특징으로 하는 동영상 표시 방법.
  11. 제 9 항에 있어서,
    상기 제 3 어드레스 신호 생성 단계는 상기 제 1 값에 상기 변경된 제 2 값을 더하여 상기 제 3 어드레스 신호를 생성하는 것을 특징으로 하는 동영상 표시 방법.
  12. 제 8 항에 있어서,
    상기 제 2 값은 제 1 AND 값 및 제 1 OR 값을 포함하고, 상기 제 2 어드레스 신호 생성 단계는 상기 제 1 값과 상기 제 1 AND 값을 AND 연산하고 그 결과를 상기 제 1 OR 값과 OR 연산하여 상기 제 1 어드레스 신호를 생성시켜 상기 제 2 어드레스 신호를 생성하는 것을 특징으로 하는 동영상 표시 방법.
  13. 제 9 항에 있어서,
    상기 변경된 제 2 값은 제 1 AND 값과 제 1 OR 값을 포함하고, 상기 제 3 어드레스 신호 생성 단계는 상기 제 1 값과 상기 제 1 AND 값을 AND 연산하고 그 결과를 상기 제 1 OR 값과 OR 연산하여 상기 제 1 어드레스 신호를 생성시켜 상기 제 3 어드레스 신호를 생성하는 것을 특징으로 하는 동영상 표시 방법.
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