KR19990027633A - 반도체 소자의 산화막 형성방법 - Google Patents
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Abstract
필드산화막과 액티브 영역의 경계부분의 모서리에서 누설전류와 서브트래스홀드 더블 험프(subthreshold double hump)가 일어나느 것을 막기에 적당한 반도체소자의 산화막 형성방법에 관한 것으로, 상기와 같은 목적을 달성하기 위한 반도체 소자의 산화막 형성방법은 필드영역과 액티브영역이 정의된 반도체 기판에 제 1 절연막과 제 2 절연막을 형성하는 공정과, 상기 필드영역상의 상기 제 1 절연막과 제 2 절연막을 제거하는 공정과, 상기 제 1 절연막과 제 2 절연막을 마스크로 하여 상기 반도체 기판에 트랜치를 형성하는 공정과, 질소가 함유된 가스를 사용한 1차 산화공정으로 상기 트랜치 표면내에 제 1 산화막을 형성하는 공정과, 염화수소를 소오스로 하는 가스를 사용한 2차 산화공정으로 제 2 산화막을 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로 특히, 필드산화막과 액티브 영역의 경계부분의 모서리에서 누설전류와 서브트래스홀드 더블 험프(subthreshold double hump)가 일어나느 것을 막기에 적당한 반도체 소자의 산화막 형성방법에 관한 것이다.
일반적으로 반도체 산화막을 제조할 때 대부분은 산화막의 유전체적인 성질을 고려하여 형성하게 된다. 산화막의 유전체적 성질은 막내의 불순물 정도와 결함 등의 전기적 특성에 따라서 달라질 수도 있고, 산화막을 형성할 때의 물질의 모양에 따라서도 달라질 수 있다. 본 발명은 산화막의 전기적인 특성이 산화막을 형성할 때의 물질의 모양에 따라 달라지는 것에 대하여 설명하겠다.
이하 첨부 도면을 참조하여 종래 반도체 소자의 산화막 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1c는 종래 반도체 소자의 산화막 형성방법을 나타낸 공정단면도이다.
종래의 반도체 소자의 산화막 형성방법은 256M와 1G 디램에 적용중인 셀로우 트랜치 격리(Shallow Trench Isolation)공정에 대한 것으로 도 1a에 도시한 바와 같이 필드영역과 액티브 영역이 정의된 반도체 기판(1)에 140Å 정도의 두께를 갖도록 제 1 산화막(2)을 증착한다. 그리고 제 1 산화막(2)상에 1500Å 정도의 두께를 갖도록 질화막(3)을 증착한다. 이후에 질화막(3)상에 감광막을 도포한 후 필드영역(트랜치를 형성시킬 영역)만 제거되도록 노광 및 현상공정으로 감광막을 선택적으로 패터닝한다.
이후에 패터닝된 감광막을 마스크로 이용하여 질화막(3)과 제 1 산화막(2)을 선택적으로 이방성 식각한다.
그리고 식각된 제 1 산화막(2)과 질화막(3)을 마스크로 이용하여 반도체 기판(1)에 트랜치(4)를 형성한다.
도 1b에 도시한 바와 같이 트랜치가 형성된 반도체 기판(1)에 디클로로 에틸렌(Dichloro Ethylen:DCE)를 5%정도 첨가한 후 900℃에서 건식 산화공정(Dry Oxidation)을 하여 반도체 기판(1)의 표면에 제 2 산화막(2a)을 형성한다. 이때 형성된 제 2 산화막(2a)의 모서리 부분은 셈(SEM)을 통한 사진을 통하여 확인하여 보면 모서리 부분이 아주 미세하게 라운딩(rouding)되었다.
도 1c에 도시한 바와 같이 상기 질화막(3)과 제 2 산화막(2a)을 마스크로 하여 트랜치(4) 내에 열산화공정으로 필드산화막(5)을 형성하고, 필드산화막(5)을 제외한 액티브 영역에는 화학기상증착법으로 게이트 산화막(6)을 형성한다.
상기와 같이 제조되는 종래 반도체 소자의 산화막 형성방법은 다음과 같은 문제가 있다.
첫째, 액티브영역과 필드산화막의 경계부분에서의 모서리이에서 누설전류가 발생할 수 있다.
둘째, 액티브영역과 필드산화막의 경계부분에서의 모서리이에서 서브트래스홀드 더블 험프현상이 나타난다.
셋째, 상기의 누설전류와 서브트래스홀드 더블 험프현상이 발생하는 것을 막기 위하여 모서리부분을 과도식각 하면 모서리의 측벽하부가 네가티브 슬롭을 갖게 되어 전계가 집중되어 트랜지스터의 동작 신뢰성이 떨어진다.
본 발명은 상기와 같은 문제점을 개선하기 위하여 안출한 것으로 필드산화막과 액티브영역의 경계부분인 모서리에서의 누설전류와 서브트래스홀드 더블 험프(Subthreshold Double Hump)를 개선하기에 적당한 반도체 소자의 산화막 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1c는 종래 반도체 소자의 산화막 형성방법을 나타낸 공정단면도
도 2a 내지 2d는 본 발명 반도체 소자의 산화막 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
11: 반도체 기판 12: 패드 산화막
12a: 제 1 산화막 12b: 제 2 산화막
13: 질화막 14: 트랜치
15: 필드산화막 16: 게이트 산화막
상기와 같은 본 발명 반도체 소자의 산화막 형성방법은 필드영역과 액티브영역이 정의된 반도체 기판에 제 1 절연막과 제 2 절연막을 형성하는 공정과, 상기 필드영역상의 상기 제 1 절연막과 제 2 절연막을 제거하는 공정과, 상기 제 1 절연막과 제 2 절연막을 마스크로 하여 상기 반도체 기판에 트랜치를 형성하는 공정과, 질소가 함유된 가스를 사용한 1차 산화공정으로 상기 트랜치 표면내에 제 1 산화막을 형성하는 공정과, 염화수소를 소오스로 하는 가스를 사용한 2차 산화공정으로 제 2 산화막을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체 소자의 산화막 형성방법을 설명하면 다음과 같다.
도 2a 내지 2d는 본 발명 반도체 소자의 산화막 형성방법을 나타낸 공정단면도이다.
본 발명 반도체 소자의 산화막 형성방법은 트랜치를 형성한 후에 라이트 산화공정을 할 때 2 스텝 산화공정을 적용하는 것이다.
도 2a에 도시한 바와 같이 필드영역과 활성영역이 정의된 반도체 기판(11)에 140Å 정도의 두께를 갖도록 패드산화막(12)을 증착한다. 그리고 패드산화막(12)상에 1500Å 정도의 두께를 갖도록 질화막(13)을 증착한다. 이후에 질화막(13)상에 감광막을 도포한 후 필드영역상만(트랜치를 형성시킬 영역) 제거되도록 노광 및 현상공정으로 감광막을 선택적으로 패터닝한다.
이후에 패터닝된 감광막을 마스크로 이용하여 질화막(13)과 패드산화막(12)을 선택적으로 이방성 식각한다. 그리고 식각된 제 1 산화막(12)과 질화막(13)을 마스크로 이용하여 반도체 기판(11)에 트랜치(14)를 형성한다.
도 2b에 도시한 바와 같이 N2O가스를 주입한 후 950℃∼1000℃ 정도의 온도에서 1차 산화공정을 하여 트랜치(14) 표면을 따라서 제 1 산화막(12a)을 형성한다. 이때 트랜치(14) 측면 상측(모서리 부분) 보다 하측에 니트로겐(Nitrogen)이 더 많다. 여기서 상기 N2O가스를 주입한 1차 산화공정을 할 경우에 니트로겐(Nitrogen)이 적은 모서리부분이 더 많이 성장하게 되는데 그 이유는 니트로겐(Nitrogen)의 농도 분포에 의하여 상대적으로 니트로겐이 적은영역이 더 빨리 성장하기 때문이다.
도 2c에 도시한 바와 같이 반도체 기판(11)에 염화수소(HCl)를 소오스로 하는 디클로로 에틸렌(Dichloro Ethylen:DCE)과 산소(O2)를 이용하여 2차 산화공정을 진행하므로써 제 2 산화막(12b)을 형성한다.2차 산화공정을 할 때 DCE를 이용한 O2로 산화하는 것이 O2만을 이용하여 산화하는 것보다 성장율이 더 크기 때문에 모서리 부분을 라운딩시키기에 유리하다. 그리고 2차 산화공정을 할 때 니트로겐이 적은 모서리 부분에서 측벽보다 산화가 더 잘되고 이에따라서 모서리 부분의 반도체 기판(11)의 실리콘(Si)이 더 많이 소비되어 모서리가 둥글게 된다.
그리고 상기 니트로겐에 의한 1차 산화공정은 트랜치 측벽에 형성되는 제 1 산화막(12a)내에 니트로겐 베리어를 만들어 주므로 2차 산화공정을 할 때 모서리 부분에 네가티브 슬롭(negative-slope)이 형성되는 것을 방지하여 준다.
도 2d에 도시한 바와 같이 상기 질화막(13)과 제 2 산화막(12b)를 제거한 후 열산화공정이나 화학기상증착법으로 트랜치(14)내에 필드산화막(15)을 형성시킨다. 이후에 액티브 영역에 화학기상증착법이나 열산화공정으로 게이트 산화막(16)을 형성한다.
상기와 같은 본 발명 반도체 소자의 산화막 형성방법은 다음과 같은 효과가 있다.
트랜치를 형성한 후 N2O가스를 사용한 1차 산화공정을 거쳐서 DCE와 O2를 사용한 2차산화공정을 진행하여 액티브영역과 필드산화막의 경계부분의 모서리를 둥글게 하여 모서리 부분에서 균일한 일렉트릭 필드(Electric field)를 발생시켜 주므로 차후의 트랜지스터의 동작시 서브트래스홀드 더블 험프 현상을 개선할 수 있다.
둘째, 필드산화막과 접한 채널의 모서리 부분에서 누설 전류가 발생하는 것을 방지해 줄 수 있다.
Claims (3)
- 필드영역과 액티브영역이 정의된 반도체 기판에 제 1 절연막과 제 2 절연막을 형성하는 공정과,상기 필드영역상의 상기 제 1 절연막과 제 2 절연막을 제거하는 공정과,상기 제 1 절연막과 제 2 절연막을 마스크로 하여 상기 반도체 기판에 트랜치를 형성하는 공정과,질소가 함유된 가스를 사용한 1차 산화공정으로 상기 트랜치 표면내에 제 1 산화막을 형성하는 공정과,염화수소를 소오스로 하는 가스를 사용한 2차 산화공정으로 제 2 산화막을 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제 1 항에 있어서, 1차 산화공정에 사용되는 가스는 N2O를 사용하는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
- 제 1 항에 있어서, 상기 2차 산화공정은 상기 디클로로 에틸렌(Dichloro Ethylen:DCE)과 산소가스(O2)를 사용하는 것을 특징으로 하는 반도체 소자의 산화막 형성방법.
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| KR1019970050126A KR100252850B1 (ko) | 1997-09-30 | 1997-09-30 | 반도체 소자의 산화막 형성방법 |
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| KR1019970050126A KR100252850B1 (ko) | 1997-09-30 | 1997-09-30 | 반도체 소자의 산화막 형성방법 |
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| KR19990027633A true KR19990027633A (ko) | 1999-04-15 |
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| KR1019970050126A KR100252850B1 (ko) | 1997-09-30 | 1997-09-30 | 반도체 소자의 산화막 형성방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566304B1 (ko) * | 1999-06-21 | 2006-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자 분리막 형성방법 |
-
1997
- 1997-09-30 KR KR1019970050126A patent/KR100252850B1/ko not_active IP Right Cessation
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| KR100566304B1 (ko) * | 1999-06-21 | 2006-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자 분리막 형성방법 |
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