KR19990025132A - Contact Forming Method of Semiconductor Device - Google Patents

Contact Forming Method of Semiconductor Device Download PDF

Info

Publication number
KR19990025132A
KR19990025132A KR1019970046636A KR19970046636A KR19990025132A KR 19990025132 A KR19990025132 A KR 19990025132A KR 1019970046636 A KR1019970046636 A KR 1019970046636A KR 19970046636 A KR19970046636 A KR 19970046636A KR 19990025132 A KR19990025132 A KR 19990025132A
Authority
KR
South Korea
Prior art keywords
forming
insulating film
contact hole
film
contact
Prior art date
Application number
KR1019970046636A
Other languages
Korean (ko)
Inventor
김희란
상재호
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970046636A priority Critical patent/KR19990025132A/en
Publication of KR19990025132A publication Critical patent/KR19990025132A/en

Links

Abstract

본 발명은 소자와 소자의 연결을 위해서 형성되는 반도체장치의 콘택 형성방법에 관한 것이다.The present invention relates to a method for forming a contact of a semiconductor device which is formed for connection between a device and a device.

본 발명은, 게이트산화막을 개재하여 다수의 게이트전극이 형성된 반도체기판 상부 전면에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 상에 통상의 사진식각공정을 수행하여 원하는 직경 보다 큰 제 1 콘택홀을 상기 다수의 게이트전극 사이에 형성하는 단계, 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계, 에치백공정을 수행하여 상기 제 1 콘택홀의 측벽의 제 1 절연막 상에 스페이서를 형성함으로서 원하는 직경을 가지는 제 2 콘택홀을 형성하는 단계, 상기 제 2 콘택홀 내부에 금속물질을 증착하여 금속막을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.According to an embodiment of the present invention, a first insulating layer is formed on an entire surface of an upper surface of a semiconductor substrate on which a plurality of gate electrodes are formed through a gate oxide layer. Forming a spacer between the plurality of gate electrodes, forming a second insulating film on the first insulating film, and performing an etch back process to form a spacer on the first insulating film on the sidewall of the first contact hole. Forming a second contact hole having a, and forming a metal film by depositing a metal material inside the second contact hole.

따라서, 원하는 콘택홀의 직경보다 큰 제 1 콘택홀을 형성함으로서 노광장비의 정렬한계의 범위를 향상시킬 수 있고, 게이트전극 측벽에 스페이서를 형성함으로서 스텝커버리지를 향상시킬 수 있는 효과가 있다.Therefore, by forming the first contact hole larger than the diameter of the desired contact hole, the range of alignment limit of the exposure apparatus can be improved, and the step coverage can be improved by forming the spacer on the sidewall of the gate electrode.

Description

반도체장치의 콘택 형성방법Contact Forming Method of Semiconductor Device

본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 보다 상세하게는 소자와 소자의 연결을 위해서 형성되는 반도체장치의 콘택 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact in a semiconductor device, and more particularly, to a method for forming a contact in a semiconductor device formed for connection between a device and a device.

통상, 반도체장치 제조공정에서는 소자와 소자간을 연결시키거나 패드(Pad)의 연결 등을 위해서 게이트전극 상부, 소스영역 상부 및 드레인영역 상부 등에 콘택(Contact)을 형성하고 있다.In the semiconductor device manufacturing process, contacts are formed in the gate electrode, the source region, and the drain region, for example, to connect the devices and the pads, or the like.

또한, 반도체장치가 고집적화, 소형화됨에 따라 단위셀들이 적층되는 다층구조를 선택함에 따라 다층구조 상의 하부전극과 상부전극을 연결시키기 위하여 콘택을 형성하고 있다.In addition, as semiconductor devices are highly integrated and miniaturized, a contact is formed to connect a lower electrode and an upper electrode on the multilayer structure as a multilayer structure in which unit cells are stacked is selected.

종래의 반도체장치의 콘택 형성방법을 도1을 참조하여 설명하면, 먼저 반도체기판(10) 상에 게이트산화막(12)을 개재하여 폴리실리콘 등의 도전성물질로 게이트전극(14)을 형성한 후, 상기 게이트전극(14)을 마스크(Mask)로 사용하는 자기정렬방식을 이용한 이온주입공정을 진행하여 반도체기판(10) 내부에 불순물영역(16)을 형성한다. 또한, 불순물영역(16)이 형성된 반도체기판(10) 상에 산화막 등의 제 1 절연막(18)과 BPSG막(Borophosphorsilicate glass layer) 등의 제 2 절연막(20)을 순차적으로 형성한 후, 레티클(Reticle) 등의 마스크를 사용한 통상의 사진식각공정을 수행하여 콘택홀(22)을 형성한다. 그리고, 스퍼터링(Sputtering) 등의 물리적 증착공정을 이용하여 콘택홀(22) 내부에 알루미늄(Al) 등의 금속물질을 증착하여 금속막(24)을 형성하여 콘택을 형성한다.A method of forming a contact of a conventional semiconductor device will be described with reference to FIG. 1. First, a gate electrode 14 is formed of a conductive material such as polysilicon on a semiconductor substrate 10 through a gate oxide film 12. An impurity region 16 is formed in the semiconductor substrate 10 by performing an ion implantation process using a self-aligning method using the gate electrode 14 as a mask. Further, after the first insulating film 18 such as an oxide film and the second insulating film 20 such as a BPSG film (Borophosphorsilicate glass layer) are sequentially formed on the semiconductor substrate 10 on which the impurity region 16 is formed, the reticle ( The contact hole 22 is formed by performing a conventional photolithography process using a mask such as Reticle). The metal layer 24 is formed by depositing a metal material such as aluminum (Al) into the contact hole 22 using a physical deposition process such as sputtering.

그런데, 제 1 절연막 및 제 2 절연막을 관통하여 통상의 사진식각공정의 수행에 의해서 콘택을 형성할 때, 최근에 반도체장치가 고집적화되어 콘택홀의 직경의 크기가 더욱 작아짐에 따라 노광장비의 정렬범위의 한계 또한 작아짐에 따라 노광공정의 진행에 어려움이 있었다.By the way, when forming a contact through the first insulating film and the second insulating film by performing a normal photolithography process, the semiconductor device has recently been highly integrated and the size of the contact hole has become smaller. As the limit also became smaller, there was a difficulty in the progress of the exposure process.

또한, 최근에 반도체장치가 고집적화되어 콘택홀의 직경의 크기가 더욱 작아짐에 따라 스텝커버리지(Step coverage)가 불량한 문제점이 있었다.In addition, in recent years, as semiconductor devices have been highly integrated, the size of the contact hole becomes smaller, resulting in poor step coverage.

본 발명의 목적은, 통상의 사진식각공정을 수행하여 콘택홀을 형성할 때, 노공장비의 정렬범위의 한계를 증가시킬 수 있는 반도체장치의 콘택 형성방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a contact of a semiconductor device, which can increase the limit of the alignment range of a construction equipment when forming a contact hole by performing a conventional photolithography process.

본 발명의 다른 목적은, 스텝커버리지를 향상시킬 수 있는 반도체장치의 콘택 형성방법을 제공하는 데 있다.Another object of the present invention is to provide a method for forming a contact of a semiconductor device capable of improving step coverage.

도1은 종래의 반도체장치의 콘택 형성방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a contact forming method of a conventional semiconductor device.

도2 내지 도5는 본 발명에 따른 반도체장치의 콘택 형성방법의 일 실시예를 설명하기 위한 단면도들이다.2 to 5 are cross-sectional views illustrating an embodiment of a method for forming a contact in a semiconductor device according to the present invention.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

10, 30 : 반도체기판 12, 32 : 게이트산화막10, 30: semiconductor substrate 12, 32: gate oxide film

14, 34 : 게이트전극 16, 36 : 불순물영역14, 34: gate electrode 16, 36: impurity region

18, 38 : 제 1 절연막 20, 40 : 제 2 절연막18, 38: 1st insulating film 20, 40: 2nd insulating film

22 : 콘택홀 24, 50 : 금속막22: contact hole 24, 50: metal film

42 : 제 1 콘택홀 44 : 제 3 절연막42: first contact hole 44: third insulating film

46 : 스페이서 48 : 제 2 콘택홀46 spacer 48 second contact hole

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 콘택 형성방법은, (1) 게이트산화막을 개재하여 다수의 게이트전극이 형성된 반도체기판 상부 전면에 제 1 절연막을 형성하는 단계, (2) 상기 제 1 절연막 상에 통상의 사진식각공정을 수행하여 원하는 직경 보다 큰 제 1 콘택홀을 상기 다수의 게이트전극 사이에 형성하는 단계, (3) 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계, (4) 에치백공정을 수행하여 상기 제 1 콘택홀의 측벽의 제 1 절연막 상에 스페이서를 형성함으로서 원하는 직경을 가지는 제 2 콘택홀을 형성하는 단계, (5) 상기 제 2 콘택홀 내부에 금속물질을 증착하여 금속막을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a contact for a semiconductor device, comprising: (1) forming a first insulating film on an upper surface of a semiconductor substrate on which a plurality of gate electrodes are formed through a gate oxide film; Performing a conventional photolithography process on a first insulating film to form a first contact hole larger than a desired diameter between the plurality of gate electrodes, (3) forming a second insulating film on the first insulating film, ( 4) forming a second contact hole having a desired diameter by forming a spacer on the first insulating film on the sidewall of the first contact hole by performing an etch back process, and (5) forming a metal material inside the second contact hole. And evaporating to form a metal film.

상기 제 1 절연막은 하부의 제 1 산화막과 상부의 BPSG막으로 이루어진 이중절연막으로 이루어질 수 있다.The first insulating layer may be formed of a double insulating layer including a lower first oxide layer and an upper BPSG layer.

또한, 상기 제 2 절연막은 산화막으로 이루어짐을 특징으로 한다.In addition, the second insulating film is characterized in that the oxide film.

이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도2를 참조하면, 반도체기판(30) 상에 게이트산화막(32)을 개재하여 폴리실리콘 등의 도전성물질로 게이트전극(34)을 형성한 후, 상기 게이트전극(14)을 마스크(Mask)로 사용하는 자기정렬방식을 이용한 이온주입공정을 진행하여 반도체기판(30) 내부에 불순물영역(36)을 형성한다. 또한, 불순물영역(36)이 형성된 반도체기판(30) 상에 산화막 등의 제 1 절연막(38)과 BPSG막(Borophosphorsilicate glass layer) 등의 제 2 절연막(40)을 순차적으로 형성한 후, 레티클 등의 마스크를 사용한 통상의 사진식각공정을 수행하여 원하는 직경보다 큰 제 1 콘택홀(42)을 형성한다. 상기 제 1 콘택홀(42)의 직경은 종래보다 크므로 노광장비의 정렬한계의 범위는 증가하게 된다.First, referring to FIG. 2, after the gate electrode 34 is formed of a conductive material such as polysilicon on the semiconductor substrate 30 via the gate oxide film 32, the gate electrode 14 is masked. The impurity region 36 is formed in the semiconductor substrate 30 by performing an ion implantation process using a self-aligning method used as a? Further, a first insulating film 38 such as an oxide film and a second insulating film 40 such as a BPSG film (Borophosphorsilicate glass layer) are sequentially formed on the semiconductor substrate 30 on which the impurity region 36 is formed, and then a reticle or the like is formed. A conventional photolithography process using a mask of is performed to form a first contact hole 42 larger than a desired diameter. Since the diameter of the first contact hole 42 is larger than that of the related art, the range of alignment limit of the exposure apparatus is increased.

이어서, 도3에 도시된 바와 같이 상기 제 1 콘택홀(42)이 형성된 반도체기판(30) 상에 산화막 등의 제 3 절연막(44)을 형성한다.Next, as shown in FIG. 3, a third insulating film 44 such as an oxide film is formed on the semiconductor substrate 30 on which the first contact hole 42 is formed.

다음으로, 도4에 도시된 바와 같이 반응성 이온식각(Reactive Ion Etching) 등의 에치백(Etch back)공정을 수행하여 스페이서(46)를 형성함으로서 원하는 직경을 가지는 제 2 콘택홀(48)을 형성한다. 상기 스페이서(46)를 형성함으로서 제 2 절연막(40)의 스텝커버리지는 향상된다.Next, as shown in FIG. 4, a second contact hole 48 having a desired diameter is formed by forming a spacer 46 by performing an etch back process such as reactive ion etching. do. The step coverage of the second insulating film 40 is improved by forming the spacers 46.

마지막으로, 도5에 도시된 바와 같이 스퍼터링 등의 물리적 증착공정을 이용하여 제 2 콘택홀(48) 내부에 알루미늄 등의 금속물질을 증착하여 금속막(50)을 형성하여 콘택을 형성한다.Finally, as shown in FIG. 5, a metal film 50 is formed by depositing a metal material such as aluminum into the second contact hole 48 using a physical deposition process such as sputtering to form a contact.

따라서, 본 발명에 의하면 원하는 콘택홀의 직경보다 큰 제 1 콘택홀을 형성함으로서 노광장비의 정렬한계의 범위를 향상시킬 수 있는 효과가 있다.Therefore, according to the present invention, by forming the first contact hole larger than the diameter of the desired contact hole, the range of the alignment limit of the exposure apparatus can be improved.

또한, 게이트전극 측벽에 스페이서를 형성함으로서 제 2 절연막의 스텝커버리지를 향상시킬 수 있는 효과가 있다.In addition, by forming a spacer on the sidewall of the gate electrode, the step coverage of the second insulating layer can be improved.

이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and variations are possible within the technical scope of the present invention, and such modifications and modifications are within the scope of the appended claims.

Claims (4)

(1) 게이트산화막을 개재하여 다수의 게이트전극이 형성된 반도체기판 상부 전면에 제 1 절연막을 형성하는 단계;(1) forming a first insulating film on the entire upper surface of the semiconductor substrate on which the plurality of gate electrodes are formed through the gate oxide film; (2) 상기 제 1 절연막 상에 통상의 사진식각공정을 수행하여 원하는 직경 보다 큰 제 1 콘택홀을 상기 다수의 게이트전극 사이에 형성하는 단계;(2) performing a normal photolithography process on the first insulating film to form a first contact hole larger than a desired diameter between the plurality of gate electrodes; (3) 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;(3) forming a second insulating film on the first insulating film; (4) 에치백공정을 수행하여 상기 제 1 콘택홀의 측벽의 제 1 절연막 상에 스페이서를 형성함으로서 원하는 직경을 가지는 제 2 콘택홀을 형성하는 단계;(4) forming a second contact hole having a desired diameter by performing a etch back process to form a spacer on the first insulating film of the sidewall of the first contact hole; (5) 상기 제 2 콘택홀 내부에 금속물질을 증착하여 금속막을 형성하는 단계;(5) forming a metal film by depositing a metal material in the second contact hole; 를 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 콘택 형성방법.And a contact forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은 이중절연막으로 이루어짐을 특징으로 하는 상기 반도체장치의 콘택 형성방법.And the first insulating film is formed of a double insulating film. 제 2 항에 있어서,The method of claim 2, 상기 이중절연막은 하부의 제 1 산화막과 상부의 BPSG막으로 이루어짐을 특징으로 하는 상기 반도체장치의 콘택 형성방법.And the double insulating layer is formed of a lower first oxide film and an upper BPSG film. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연막은 산화막으로 이루어짐을 특징으로 하는 상기 반도체장치의 콘택 형성방법.And the second insulating film is formed of an oxide film.
KR1019970046636A 1997-09-10 1997-09-10 Contact Forming Method of Semiconductor Device KR19990025132A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970046636A KR19990025132A (en) 1997-09-10 1997-09-10 Contact Forming Method of Semiconductor Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970046636A KR19990025132A (en) 1997-09-10 1997-09-10 Contact Forming Method of Semiconductor Device

Publications (1)

Publication Number Publication Date
KR19990025132A true KR19990025132A (en) 1999-04-06

Family

ID=66043941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970046636A KR19990025132A (en) 1997-09-10 1997-09-10 Contact Forming Method of Semiconductor Device

Country Status (1)

Country Link
KR (1) KR19990025132A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842499B1 (en) * 2006-12-28 2008-07-01 동부일렉트로닉스 주식회사 Method for fabricating semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02231719A (en) * 1989-03-03 1990-09-13 Nec Corp Manufacture of semiconductor integrated circuit
KR950034409A (en) * 1994-05-20 1995-12-28 김주용 Method of forming a connection device for a semiconductor device
KR970003520A (en) * 1995-06-30 1997-01-28 김주용 Contact hole formation method of a fine semiconductor device
KR0124486B1 (en) * 1993-12-27 1997-12-10 Hyundai Electronics Ind Making method of semiconductor device having self-aligned contact
KR100192170B1 (en) * 1995-06-26 1999-06-15 김영환 Method for forming a contact of semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02231719A (en) * 1989-03-03 1990-09-13 Nec Corp Manufacture of semiconductor integrated circuit
KR0124486B1 (en) * 1993-12-27 1997-12-10 Hyundai Electronics Ind Making method of semiconductor device having self-aligned contact
KR950034409A (en) * 1994-05-20 1995-12-28 김주용 Method of forming a connection device for a semiconductor device
KR100192170B1 (en) * 1995-06-26 1999-06-15 김영환 Method for forming a contact of semiconductor device
KR970003520A (en) * 1995-06-30 1997-01-28 김주용 Contact hole formation method of a fine semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842499B1 (en) * 2006-12-28 2008-07-01 동부일렉트로닉스 주식회사 Method for fabricating semiconductor device

Similar Documents

Publication Publication Date Title
US5580811A (en) Method for the fabrication of a semiconductor memory device having a capacitor
KR920005453B1 (en) Making method of semiconductor contact holl
US6010943A (en) Method of fabricating a cylindrical capacitor
KR100198624B1 (en) Fabricating method of semiconductor device
KR100482029B1 (en) Method for forming mim capacitor
GB2289984A (en) Dram storage electrode fabrication
KR19990025132A (en) Contact Forming Method of Semiconductor Device
JPH10303312A (en) Manufacture of semiconductor device
KR20000076942A (en) Semiconductor structures and manufacturing methods
KR100538066B1 (en) Manufacturing Method of Flash Memory Cell
KR20020018865A (en) Method for forming the self aligned contact
KR920009748B1 (en) Stacked capacitor cell and method for producing the same
US7022567B2 (en) Method of fabricating self-aligned contact structures
KR20000045437A (en) Method for forming self aligned contact of semiconductor device
KR100390891B1 (en) Method for manufacturing ic semiconductor device
KR100275934B1 (en) A method for forming fine concuctive line of semiconductor device
KR20040003474A (en) Method of forming contact of semicontactor device
KR100268896B1 (en) method for manufacturing of capactor
KR20040008600A (en) Method for forming a contact hole in semiconductor memory device
KR100388476B1 (en) A method for forming storage node in semiconductor device
KR100480310B1 (en) Display pixel having 2-layer capacitor and method for manufacturing the same
KR0156099B1 (en) Semiconductor memory and manufacture thereof
KR100576467B1 (en) Capacitor Formation Method of Semiconductor Device
KR910007117B1 (en) Semiconductor device and its method for manufacturing
KR19990015448A (en) Manufacturing Method of Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application