KR19990022927A - 2방향 링크를 경유한 데이터의 송신 동기 - Google Patents

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라스 고란 페터센
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에르링 블롬메, 타게 뢰브그렌
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Abstract

다른 데이터 비트수를 포함할 수 있는 사용자 셀의 셀을 토대로한 스위치의 송신이 동기된다. 송신이 링크 제어 기능들간에 교환되는 동기 셀에 의해 링크상에서 데이터 송신을 시작 및 제어하는 기능을 포함하는 링크 제어 기능을 각기 포함하는 기능 엔티티들간에 2방향 링크를 경유해서 수행된다. 동기 셀의 교환이 세 개의 상태(304, 308, 312)를 갖는 동기 상태 기기에 의해 제어된다. HUNT 상태(312)에서 링크 제어 기능은 그것이 동기 셀용 설정된 패턴과 협정되는지를 설정하기 위해 링크로부터 들어오는 동기 셀을 조사한다. 그 설정된 패턴을 포함하는 동기 셀이 HUNT 상태에서 발견된후 시작하는 PRESYNC 상태에서, 링크 제어 기능이 그들이 설정된 패턴을 포함하는지를 설정하기 위해 연속 동기 셀을 들어오게 한후 설정된 수를 조사한다. 그것이 그 경우가 아니라면 제어 과정은 HUNT 상태로 복귀한다. 그 설정된 패턴을 포함하는 설정된 동기 셀수가 PRESYNC 상태에서 발견된후 시작하는 SYNC 상태(308)에서, 링크상에서 데이터 송신이 오류에 대해 데이터를 감독하는 동안 얻어진다. 오류가 발견되면 제어 과정이 HUNT 상태에서 다시 시작한다.

Description

2방향 링크를 경유한 데이터의 송신 동기
ATM 셀의 송신과 연결되어 있는 동기는 특히 나타나는 다른 셀 크기의 경우에 문제를 발생시킨다.
ATM 셀을 이동시키는 링크는 ATM 셀 및 처리 흐름에서 소위 HEC(Header Error Correction Field)를 토대로 해서 셀 동기 메카니즘을 갖는다. 계산 명명된 HCS(Header Check Sum)의 형태는 4개의 계속하는 옥테트 및 HEC에 포함되는 나머지를 토대로 된다. 처리 흐름은 상태(HUNT, PRESYNC 및 SYNC)를 갖는 상태 기기를 토대로 한다. 상기 목적을 위한 양호하게 공지된 상태 기기는 벨코어(Bellcore) 문서 FA-NWT-001109에서 설명된다.
올바른 HCS 계산은 문제의 상태 기기를 상태 PRESYNC로 되게 한다. 6개 연속의 올바른 HCS 계산이 상기 상태에 나타난다면 변이는 상태 SYNC로 수행되고, 그렇치 않으면 변이는 상태 HUNT로 수행된다. 상태 SYNC에서 7개 연속의 올바르지 않은 HCS 계산후, 변이는 비슷하게 상태 HUNT로 수행된다.
발생측으로부터의 지지없이 동작하는 닫혀진 상태 기기를 사용할 때 필수적인 단점은 동기 상태에 도달하는 시간 소모이고, 따라서 동기가 잃어버려질 때 셀은 잃어버려진다. 링크가 동작 상태로 되기전에 60개 이상의 셀이 잃어버려질 수 있다. 다른 단점은 문제의 방법이 링크상에서 다른 크기의 셀 송신을 얻지 못한다는 것이다.
미국 특허 5,123,013에서 송신되는 데이터를 포함하는 고정된 길이의 데이터 셀로 구성된 셀 트레인(train)을 송수신하는 패킷 연결된 시스템에서 셀 동기가 설명된다. 동기 패턴을 포함하는 적어도 하나의 동기 셀이 데이터 셀들간에 삽입된다.
동기 셀 또는 셀들이 소정의 상황, 즉 데이터 셀이 송신되지 않는 시간 주기동안 또는 데이터 셀이 동기 셀의 송신후 설정된 간격동안 연속적으로 송신된후에 송신된다.
GB 1,550,121는 속도 허용 오차 디지털 데이터 디코딩 시스템을 설명한다. 디지털 워드는 동기 셀로 불리우는 각 워드의 초기 셀을 제외하고는 이중 폭을 갖는 대략 같은 폭의 셀에 저장된다.
DE 3,842,371는 셀 구조로된 디지털 신호의 클록 동기용 장치에 관한 것이다.
제1태양에 따라 본 발명은 스위치 포트 및 스위치 코어간에 2방향 링크를 경유해서 다른 데이터 비트수를 포함할 수 있는 사용자 셀의 송신을 셀을 토대로한 스위치에서 동기시키는 방법 및 시스템에 관한 것이다.
제2태양에 따라 본 발명은 각 사용자 데이터의 크기에 따른 다른 데이터 비트수를 포함할 수 있는 사용자 셀에서 기능 엔티티(entity)간에 2방향 링크를 경유해서 비트 스트림 형태로 데이터 송신을 데이터 이동 시스템에서 동기시키는 시스템에 관한 것이다.
많은 데이터 송신 시스템에서 다른 기능 엔티티는 링크를 경유해서 함께 연결된다. 특히 그것은 통신 시스템에서의 경우이다. 많은 경우에 링크 코스트는 물리적인 상호연결수에 따른다. 상호연결이 많아질수록 코스트가 높아진다. 그러므로 디지털 신호를 반송하는 단일의 물리적인 연결상에서 요구된 정보 모두를 인가하는 것이 보통의 실례이다. 그것은 링크의 수신단에서 논리 구조를 재구성하는 것을 필요로 한다. 그것을 수행하기 위해 함축적인 정보는 다른 레벨상에서 그 구조로 포인트하는 것을 이동되야 한다.
디지털 신호에서 코드되는 함축적인 정보의 예는 비트 정렬의 수행을 가능하게 하는 클록 및 옥테트(octets), 워드, ATM 셀, 또는 비트보다 더 높은 구조 등등에서 정렬을 수행할 수 있는 동기 패턴이다.
도 1은 본 발명에서 사용할 수 있는 ATM 및 STM 라인 연결용으로 의도된 통신 스위치의 개략 도시도.
도 2는 본 발명의 사상의 주요 태양을 예시하기 위해 스위치 포트 및 스위치 코어간의 2방향 송신 링크를 포함하고, 도 1에 따른 스위치의 일부를 상세하고 큰 크기로 도시한 도시도.
도 3은 도 2에 따른 송신 링크상에서 본 발명에 따라 수행된 셀 동기와 연결해서 사용된 동기 상태 기기용 동기 상태 다이어그램의 도시도.
도 4는 도 3에 따른 동기 상태 기기를 가능한 실제의 동기 시나리오용으로 사용하는 동안 스위치 포트 및 스위치 코어간의 인가 상태 다이어그램의 도시도.
도 5 및 6은 동기 셀 및 사용자 셀 각각의 실시예의 예시도.
도 7은 도 3에 따른 각 스위치 포트 및 스위치 코어에 포함되듯이 본 발명에 따른 링크 제어 시스템의 실시예의 기능 다이어그램의 상세도.
도 8은 도 7에 따른 링크 제어 시스템 부분의 기능 다이어그램의 상세도.
도 9는 본 발명에 따른 셀 동기를 수행하는 것과 결부해서 사용된 동기 상태 기기에 대한 단순화된 동기 상태 다이어그램의 도시도.
도 10은 도 9에 따른 동기 상태 기기를 가능한 실제의 동기 시나리오용으로 사용하는 동안 스위치 포트 및 스위치 코어간의 인가 상태 다이어그램의 도시도.
도 11은 다음의 도면을 참고로 설명했듯이 본 발명에 따른 링크 제어 시스템의 실시예에서 사용된 동기 상태 기기에 대한 상세된 동기 상태 다이어그램도.
도 12는 도 11에 따른 동기 상태 기기가 포함되는 링크 제어 기능의 기능 다이어그램도.
도 13 및 14는 도 13에 따른 링크 제어 시스템에서 링크 동기 과정의 예의 시간 제어 다이어그램도.
본 발명의 목적은 다른 크기의 셀들을 포함하는 비트 스트림에서 셀 정렬용 방법을 구비하는 것이다. 일반적으로, 그것은 적은 동기 셀을 토대로한 빠른 동기 알고리즘을 사용함으로써 및 2방향 링크의 각 측상에서 알맞은 장치의 사용에 의해 본 발명에 따라 얻어진다.
제1태양에 따른 방법에서 링크상의 데이터 송신이 기능 엔티티들간에 교환되는 동기 셀에 의해 시작 및 감독되고 각각은 한편으로 동기 셀을 식별할 수 있게 하는 동기 패턴 및 다른 한편으로 제어 데이터를 포함한다. 기능 엔티티에 의해 제어 데이터는 동기가 우세한 상호 확인을 얻는 값 또는 링크상의 동작 상태에서 동기 손실을 의미하는 것으로 이해되는 값으로 세트될 수 있고, 기능 엔티티로 하여금 동기를 회복하는 조치를 취하게 한다.
제1태양에 따른 시스템에서 링크 제어 기능이 세 개의 상태를 갖는 동기 상태 기기에 의해 제어된 링크 제어 기능들간에 변화되는 동기 셀에 의해 링크상에서 데이터 송신을 시작 및 제어하는 기능들을 포함하는 각 기능 엔티티에 포함된다. HUNT 상태에서 링크 제어 기능은 그것이 동기 셀에 대해 설정된 패턴에 동의하는지를 결정하기 위한 링크로부터 들어오는 동기 셀을 조사하게 된다. HUNT 상태에서 발견되는 설정된 패턴과 협정하게 되는 동기 셀보다 앞서게 되는 PRESYNC 상태에서, 링크 제어 기능은 그들이 설정된 패턴에 협정하는지를 결정하기 위해 들어오는 설정된 연속 동기 셀수를 조사하게 된다. 그것이 그 경우가 아니라면 HUNT 상태에 대한 복귀는 수행된다. PRESYNC 상태에서 설정된 패턴으로써 협정을 도시하는 2 설정된 동기 셀수에 의해 앞서는 SYNC 상태에서, 링크상에서 데이터의 이동이 에러에 대해 데이터를 감독하는 동안 얻어지는 동안 얻는다. 에러가 발견되면 HUNT 상태에 대한 변이는 수행된다.
제2태양에 따른 시스템에서 링크 제어 기능이 링크 제어 기능들간에 변화되는 동기 셀에 의해 링크상에서 데이터 이동을 시작 및 제어하는 기능들로써 각 기능 엔티티에 포함되고 각각은 한편으로 동기 셀을 식별할 수 있게 하는 식별 정보를 다른 한편으로 제어 데이터를 포함한다. 각 링크 제어 기능에 의해 제어 데이터는 동기가 존재하는 상호 확인을 얻는 값 또는 링크상의 동작 상태에서 동기의 평균 손실로 이해되는 값으로 설정될 수 있고, 2개의 제어 기능으로 하여금 동기를 회복하는 조치를 취하게 한다. 링크를 향한 출력 기능이 사용자 셀의 스트림을 수신하고 그것에서 동기 셀을 삽입하는 동기 셀 삽입 기능과, 사용자 셀 및 동기 셀로 구성되는 최종의 스트림을 수신하고 그것을 링크상에서 1비트 클록 신호로써 외부로 클록되는 비트 스트림 신호로 변환하는 제1변환 기능을 갖는다. 링크로부터의 입력 기능이 링크로부터 들어오는 비트 스트림 신호를 수신하고 그것을 입력 기능으로부터의 n비트 클록 신호로써 각 n번째 비트에 대해 일반적으로 외부로 클록되는 n비트 병렬 포맷으로 변환하는 제2변환 기능을 구비한다. 비교 기능이 동기 셀의 식별 정보를 n비트 병렬 포맷에서 서치 및 식별하기 위해 연결되고, 그것이 발견될 때 확정 신호를 방출한다. 클록킹 기능이 입력 기능으로부터의 n비트 병렬 포맷의 1비트 클록 신호로써 각 비트에 대해 외부로 클록할 수 있게 한다. 동기 상태 기기는 n비트 클록 신호로써 n비트 병렬 포맷을 클록하는 것으로부터 1비트 클록 신호로써 클록하는 것까지의 변이를 제어하는 확정 신호를 수신한다.
본 발명의 중요한 장점은 빠른 동기이고, 그것은 다른 셀 크기의 출현을 허여한다.
본 발명은 첨부 도면을 참고로 하기에서 더 상세하게 현재 설명된다.
도 1은 ATM(Asynchronous Transfer Mode : 비동기 전송 모드) 및STM(Synchronous Transfer Mode : 동기 전송 모드) 라인 접속 모두로 되는 셀을 토대로한 통신 스위치를 도시한다. 스위치는 각각의 2방향 링크(1061∼106n)를 8경유해 스위치 코어(core)에 연결되는 복수의 스위치 포트(1021∼102n)를 포함한다. 스위치 포트(102)는 예를 들어 들어오는 라인(107 및 108), 처리기 등을 포함하는 통신망에 연결된다. 라인(107 및 108)은 ATM 셀 또는 STM 시간 슬롯을 전달할 수 있다. 스위치 포트(1021및 1022)는 STM 라인 접속용 라인 인터페이스 회로 카드(1101) 및 ATM 라인 접속용 라인 인터페이스 회로 카드(1102) 각각상에 위치되도록 예로서 개략적으로 도시된다. 라인 인터페이스 회로 카드(1101및 1102)는 사용자 데이터용 각 링크(1141및 1142)를 경유해서 대응하는 스위치 포트(1021및 1022) 각각과 연결되는 각 라인 종단 장치(1121및 1122)를 포함하는 바와 같이 개략적으로 또한 도시한다. 스위치 포트(102n)는 사용자 데이터용 링크(114n)를 경유해서 스위치 포트에 연결된 처리기(116)를 포함하는 서버(server) 카드(110n)상에 위치되도록 예로서 개략적으로 도시된다.
도 2는 링크(106n)를 경유해 예를 들어 스위치 포트(102n) 및 스위치 코어(104)간의 2방향 트래픽을 더 상세하게 예시한다. 스위치 포트(102n)는 사용자 셀에서 도착하는 사용자 데이터를 인가한다. 상기 사용자 셀의 크기는 사용자 데이터를 만족시키기 위해 선택된다. 53개의 옥테트(octets)의 ATM 셀에 대해 56개의 옥테트의 사용자 셀 크기는 53바이트 플러스 셀 크기 정보 플러스 검사합계(checksum)를 선택할 수 있다. STM 시간 슬롯은 적은 셀에 인가된다. 사용자 셀은 스위치 포트로부터 스위치 코어를 통해 다른 것으로 가이드된다. 사용자 데이터를 사용자 셀에 인가하는 기술 및 상기 문맥에서 다른 환경의 더 상세한 설명은 스웨덴 특허 출원 제9402051-8호를 참고 문헌으로 된다.
스위치 포트(102n)는 외측으로부터 도착하는 사용자 데이터를 토대로 해서 사용자 셀을 수신하여 링크(106n)로 나가게 하고, 링크로부터 도착하는 사용자 셀을 방출하는 링크 제어 기능부(202)를 포함하고, 예를 들어 망상에 보내지는 데이터는 이중 화살표(204)로 표시된다. 스위치 포트(102n) 및 스위치 코어(104)간의 트래픽이 링크 제어 기능부(202) 및 스위치 코어의 링크 제어 기능부(206)간에 나아간다. 링크 제어 기능부(202 및 206)는 더 자세하게 하기에서 설명했듯이 셀 동기를 관리한다.
다른 크기의 셀들은 비트 스트림으로서 링크상에서 양방향으로 송신되고, 상기 비트 스트림은 개략적으로 208 및 210으로 표시된다. 비트 스트림(208 및 210)에서 사용자 셀은 212 및 214로 각기 표시된다. 셀의 시작에 관한 명백한 정보는 이동되지 않는다. 그러므로 양측은 링크를 동기시키는 셀 정렬을 수행해야 한다. 상기 목적을 위해 동기 셀은 필요시 사용자 셀 흐름으로 도입되는 것을 사용된다. 비트 스트림(208 및 210)에서 동기 셀이 예로서 216 및 218로 각기 표시된다. 동기 셀이 각 측에서 링크 제어 기능부(202 및 206) 각각에서 발생 및 종단되고, 즉 그들은 링크 제어 기능부 외부의 스위치 포트 또는 스위치 코어에서 나타나지 않는 다. 사용자 셀은 링크 제어 기능부를 통해 자연스럽게 가이드된다. 링크 제어 기능부의 동작의 실행 및 방법은 다음의 실시예 설명으로 더 상세하게 나타난다.
도 3은 링크를 동기시키기 위해 사용되는 링크의 각 측상에서 링크 제어 기능부용 상태 기기(state machine)의 동작 방법을 예시하는 동기 상태 다이어그램을 도시한다. 링크로부터 링크 제어 기능부로 들어오는 동기 셀이 동기 셀용의 설정된 패턴과 비교된다. 들어오는 동기 셀 및 설정된 패턴간의 제1 검출된 협정(agreement)은 화살표(302)에 따른 상태 기기를 상태(304) PRESYNC로 되게 한다. 그후 상태 PRESYNC에서 2개의 연속 동기 셀이 발견되면, 그것은 설정된 패턴으로써 협정을 도시하고, 변이는 상태(308) SYNC로 수행되고(화살표(306)), 그렇치 않으면 변이는 상태(312) HUNT로 수행된다(화살표(310)). 본 발명에 따른 방법은 PRESYNC 상태동안 동기 셀의 연속 송신을 토대로 된다. SYNC 상태에서 사용자 셀은 송신될 수 있다. 각 사용자 셀은 셀 동기의 유지를 가능하게 하는 정보를 포함하고, 또한 셀 크기의 에러를 검출하게 할 수 있는 에러 코드를 갖는다. SYNC 상태(308)에서 검출된 에러는 비슷하게 상태 기기를 화살표(314)에 따라 상태(312)로 되게 한다. 사용자 셀의 에러 코드가 충분히 고려될 수 없다면 진정한 SYNC 상태를 확보하기 위해, 감독 상태 기기는 SYNC 상태로 더해질 수 있다. 설정된 연속 사용자수 n이 나타나면 상기 감독 기능은 상태 기기를 화살표(314)에 따라 상태(312)로 되게 한다. 사용자 셀의 구조 및 바람직한 특성에 관한 상기 언급된 것과 결부해서 설명을 부가하기 위해서, 상기 언급된 스웨덴 특허 출원 제9402051-8호가 참고 문헌으로 된다.
빠른 동기를 얻고 동작 상태에서 링크를 유지하기 위해 사용자 셀을 수신하는 측에서 링크 제어 유니트가 링크상에서 동기 셀의 제어 데이터를 발생측상의 링크 제어 기능부로 송신할 수 있는 것이 요구된다.
발생측의 링크 제어 유니트에서 나타날 수 있는 제어 데이터(명령) 및 그것에 의한 조치의 예는 다음과 같다.
1. 제어 데이터 : 중단(abort). 사용자 셀의 현재의 송신을 정지하고 대신에 동기 셀을 보내기 위해 지시를 발생하는 링크 제어 유니트에 내포시킨다. 동기 셀의 현재의 송신이 완료되고 새로운 동기 셀이 그후 삽입된다.
2. 제어 데이터 : 프롬프트(prompt). 동기 셀을 제1 알맞은 시간점에서 복귀시키기 위해 SYNC 상태가 현재임을 표시하고 지시를 발생하는 링크 제어 유니트에 내포시킨다. 특히, 그 복귀된 동기 셀이 정상 셀 흐름으로 도입되어 정상 동작에 가능한한 적은 외란을 포함하게 된다.
3. 제어 데이터 : 동기(sync). 동기 셀이 발생측으로부터 복귀해서 요구되지 않는 것을 표시한다.
상기 3개의 제어 데이터 또는 명령의 사용은 도 5, 7 및 8를 참고로한 설명으로부터 하기에서 더 상세하게 나타난다.
중단 명령은 하기, 즉 도 5를 참고로한 설명과 결부지어 나타나듯이 프롬프트 명령에 의해 대치될 수 있었다. 그 결과는 큰 사용자 셀이 상기 시간점에서 이동된다면 어느 정도 느린 동기로 될 것이다.
다음의 동기 셀 변이 법칙이 상태 기기에 대해 인가된다.
1. HUNT/PRESYNC 상태. 동기 셀을 중단 또는 프롬프트 명령을 포함하는 발생측에 보낸다. 동기 셀은 현재의 셀 변이을 중단함이 없이 제1 알맞은 시간점에서 보내져야한다.
2. SYNC 상태. 중단 또는 프롬프트 명령을 갖는 동기 셀이 수신되면 사용자 셀을 보내거나 동기 셀을 보낸다. 동기 셀이 복귀되면 그들이 제어 데이터 동기를 일반적으로 포함해야 한다.
도 4는 스위치 포트(402) 및 스위치 코어(404)간의 단순한 인가 상태 다이어그램을 가능한 동기 시나리오용으로 개략적으로 도시한다.
처음에, 양측이 상태 HUNT 및 PRESYNC 중 어느 하나에 있다. 따라서 그들은 동기 셀을 제어 데이터 프롬프트/중단(화살표(406 및 408))으로써 각기 보낸다. 다수의 연속 동기 셀이 형성된후 양자는 SYNC 상태로 들어간다. 도시된 예에서, 스위치 코어측(404)은 스위치 포트전에 화살표(410)에 따라 SYNC 상태로 통과한다. 그러므로 스위치 코어는 동기 셀을 제어 데이터 동기로써 보냄으로써(화살표(412)) 제어 데이터 중단/프롬프트로써 동기 셀에 응답한다. 스위치 포트(402)는 현재 동기 상태로 통과한다(화살표(414)). 스위치 포트는 스위치 코어가 SYNC 상태에 이미 있고 그러므로 사용자 셀의 송신을 허여하는(화살표(416)) 것을 알게 된다. 사용자 셀을 현재 수신하는 스위치 코어(404)는 사용자 셀의 송신을 교대로 허락한다(화살표(418)). 링크는 양측상에서 동작 상태에 현재 있고 어떤측이 에러 검출로 인해 HUNT 상태로 들어가거나 감독 기능이 동작으로 될 때까지 남아있게 된다.
상기 예에서 스위치 포트(402)는 작용하고 화살표(420)에 따라 HUNT 상태로 통과한다. 스위치 포트는 화살표(422)에 따라 현재 동기 셀을 제어 데이터 중단/프롬프트로써 보낸다. 스위치 코어(404)는 화살표(424)에 따른 사용자 셀을 대신해서 제어 데이터 SYNC를 포함하는 동기 셀을 보냄으로써 응답해야 한다. 연속 동기 셀수가 요구된 후 스위치 포트는 SYNC 상태를 재개한다(화살표(426)).
양측은 SYNC 상태에 있는 그들에 대해 정상 동작에서 서로 확인할 수 있다. 그것은 동기 셀을 제어 데이터 프롬프트로써 일정하게 보냄으로써 행해질 수 있다. 나머지 측은 제어 데이터 동기를 갖는 동기 셀로써 설정된 시간내에서 응답해야 한다. 그것이 발생하지 않으면, 어떤 종류의 SYNC 상태가 에러로 된다. 동기가 잃어버릴 수 있으나 그것은 셀 분석이 수행되고 상기 상태가 긴 시간 주기동안 압도할 수 있는 위치에서 사용자 셀의 올바른 패턴의 존재로 인해 검출되지 않는다. 동기 셀이 복귀해서 나타나지 않으면 올바른 조치는 사용자 셀의 송신을 정지하고 나머지 측을 동기로 되게 한다. 상설된 방법은 끝날 수 있거나 이미 설명된 감독 기능을 대치할 수 있다.
본 발명에 따른 링크 제어 시스템의 제1실시예는 도 5∼8을 참고로 더 상세하게 현재 설명된다.
빠른 동기를 구비하기 위해 동기 셀은 알맞게 가능한한 적게 되어야 하고 인터럽트안된 시간 주기동안 일어날 것 같지 않은 패턴으로 하여금 사용자 셀에서 발견되도록 하기 위해 가응한한 커야 한다. 도 5는 동기 셀을 실현한 예를 도시한다. 동기 셀의 크기는 2개의 워드(502 및 504)로 제한된다. 모든 코드가 4개의 2진 형태로 설정된다. 제1워드(502)는 동기 패턴 hex C2F1을 포함한다. 제2워드(504)는 제어 데이터 동기 및 프롬프트용 제어 데이터 필드를 포함하고, 상기 경우에 후자는 대치된 중단을 갖고, 가능성이 상기에서 대안으로서 언급된다. 주요 대안에 따라, 도 5에서 제어 데이터 필드(504)는 도시된 2개의 제어 데이터 동기 및 프롬프트외에도 제어 데이터 중단을 포함할 수 있다. 도 5에서 코드 hex 0100 및 hex 0200은 동기 및 프롬프트 각각에 대한 예로서 표시된다.
송신 방향은 비트(1 내지 16) 및 워드(1 및 2)이다. 필드에서 최상위 비트는 처음에 송신된다. 최우측 비트는 하위 비트이다. 그 언급된 동기 패턴이 오직 예이고; 나머지 코드는 또한 사용될 수 있다. 제어 코드와 함께 동기 패턴은 선택되어 동기 셀의 시작 위치의 명확한 정의를 동기 셀의 연속 시퀀스에서 가능하게 한다. 제어 코드는 2개의 해밍(Hamming) 거리로써 선택된다. 나머지 코드는 성취될 수 있다.
도 6은 사용자 셀을 다수의 워드(6021∼602n)를 포함하는 것으로 도시한다. 크기 필드(604)는 에러 검출을 얻는 리던던트 코딩을 갖는 다른 결정된 크기의 코드를 포함한다. 상기 방법은 양호하게 공지되고 해밍 코드 등을 토대로 할 수 있다. 사용자 셀은 또한 2개의 패리티 비트(606 및 608)를 포함한다. 또한 상세한 내용은 상기 언급된 스웨덴 특허 출원 제9402051-8호로부터 페치될 수 있다. 동기 셀의 코드와 비슷한 코드가 허여되지 않는다. 에러가 크기 필드 또는 패리티 비트에서 나타나면 도 3에 따른 상태 기기는 HUNT 상태(312)로 들어간다.
도 7은 도 2를 참고로 이미 피상적으로 설명되고 각 스위치 포트 및 스위치 코어에 포함되는 형태의 링크 제어 기능부용 기능 블록 다이어그램을 도시한다. 도 2의 경우처럼 지정(designation)(206)이 2개의 링크 제어 기능부간의 링크에 대해 도 7에서 사용되고, 지정(204)은 링크 제어 기능부로 및 로부터 사용자 셀의 스트림에 대해 사용된다. 그러나 도 7에서 분할이 이루어져서 링크 제어 기능부로부터의 사용자 셀의 스트림이 204f로 지정되고 링크 제어 기능부에 대한 사용자 셀의 스트림은 204t로 지정된다. 링크 제어 기능부는 직렬/병렬 변환 및 동기 셀 정렬 기능부(702), 셀 분석 기능부(704), 동기 상태 기기(706), 동기 셀 정렬 기능부(708), 클록 발생기(710) 및 병렬/직렬 변환기(712)를 포함한다. 동기 상태 기기(706)의 기능은 도 4에 따라 성취될 수 있다.
스위치 포트 및 스위치 코어간의 링크(106)상에서 비트 스트림 신호 및 비트 클록 신호는 수신 방향으로 화살표(716 및 718)로 표시되고 송신 방향으로 화살표(720 및 722)로 각기 각 방향으로 이동된다. S/P 변환기 및 동기 셀 정렬 기능부(702)는 비트 스트림(716)을 수신하고 그것을 셀 분석 기능부(704)에 워드 스트림(724)으로서 얻어지는 16비트 병렬 데이터로 변환한다.
상태 HUNT가 동기 상태 기기가 동기 상태 기기(706)에 대해 항시 진실일 때 그것은 각 비트 위치용 동기 셀 패턴을 헌트(hunt)하도록 나중에 강요하는 동기 셀 정렬 기능부(702) 및 S/P 변환기에 헌트 신호를 방출하고, 도 5와 비교하시오. 상기 패턴이 발견되어질 때 기능부(702)는 동기 협정 신호(728)를 동기 상태 기기(706)로 및 동기 시작 신호(730)를 셀 분석 기능부(704)로 방출한다. 동기 협정 신호(728)는 동기 상태 기기(706)를 상태 PRESYNC로 되게 하고 헌트 신호(726)를 부동작하게 한다. 헌트 신호(726)가 동작될 때 동작되는 동기 시작 신호(730)는 동기 셀이 발견되는 셀 분석 기능부(704)로 표시한다.
S/P 변환기 및 동기 셀 정렬 기능부(702)는 현재 병렬 모드로 통과하고 워드마다 들어오는 비트 스트림(716)을 클록한다. 각 워드는 워드 클록 신호(732)에 의해 셀 분석 기능부(704)로 표시된다. S/P 변환기 및 동기 셀 정렬 기능부(702)는 그것이 동기 패턴을 식별할 때 마다 동기 상태 기기로 동기 협정 신호(728)를 방출한다.
셀 분석 기능부(704)는 동기 시작 신호(730)를 수신할 때 시작되게 하는 도시안된 내부 셀 크기 카운터를 포함한다. 카운터는 워드 클록 신호(732)에 의해 클록된다. 셀 크기가 카운트 다운될 때 셀 분석 기능부(704)는 새로운 셀이 기대되는 것을 표시하는 새로운 셀 신호(734)를 동기 상태 기기(706)로 방출한다. 셀 분석 기능부(704)는 크기 필드에서 수락된 포맷을 갖는지를 알기 위해 새로운 셀을 검토한다. 수락안된 코드는 동기 상태 기기(706)로 에러 신호(736)를 송신하게 한다. 에러 신호(736)는 동기 상태 기기(706)를 상태 HUNT로 되게 한다.
셀 분석 기능부(704)는 스위치 포트 및 스위치 코어 각각에서 부가적인 처리용의 발견된 사용자 셀상에 통과한다(화살표(204f)). 동기 셀은 셀 분석 기능부(704)에서 종단된다. 동기 셀의 제어 데이터는 꺼내지고 프롬프트가 표시되면, 도 3 및 5를 참고로 앞선 설명과 비교하시고, 프롬프트 신호(740)는 동기 셀 삽입 기능부(708)로 보내진다. 공지안된 제어 코드는 동기 상태 기기(706)로 에러 신호(736)를 송신되게 한다.
동기 상태 기기(706)의 기능 흐름이 도 3에 따른 상태 다이어그램으로부터 나타난다. 다음의 법칙이 유효한데, 즉 동기 협정 신호(728)가 상태 HUNT에서 나타나면 그것은 상태 PRESYNC로 되게 된다. 동기 협정 신호(728)와 함께 새로운 셀 신호(734)는 2개의 연속 동기 셀후에 그것을 상태 SYNC로 되게 한다. 감독 기능이 사용되면 그것이 동기 협정 신호(728)와 함께 각 새로운 셀 신호(734)에 의해 리세트된다. 감독 기능을 트리거하는 것은 동기 상태 기기를 상태 HUNT로 되게 한다. 동기 상태 기기(706)는 상태 HUNT에 있을 때 헌트 신호(726)를 S/P 변환기 및 동기 셀 정렬 기능부(702)로 항시 방출하고, 상태 SYNC에 있을 때 동기 신호(742)를 동기 셀 삽입 기능부(708)로 항시 방출한다.
동기 셀 삽입 기능부(708)는 동기 신호(742)를 사용하여 제어 코드 발생기(744)에서 나가는 동기 셀의 제어 코드를 발생시키고 동기 신호가 부동작될 때(상태 HUNT 또는 PRESYNC를 표시하는) 강제적인(compulsory) 동기 셀(746)을 동기 셀/사용자 셀 스위치 기능부(748)로 방출한다. 스위치 기능부(748)에서 동기 셀(746)은 프롬프트 신호(740)가 나타날 때 사용자 셀의 스트림(750)에서 도입된다. 셀 스트림(750)은 fifo(752)로부터 발생하고 거기에서 에러(204t)에 따라 동기 셀 삽입 기능부(708)에 들어오는 사용자 셀은 동기 셀이 스위치 기능부(748)에서 삽입될 때 정지된다. 동기 셀 삽입 기능부(708)는 그 논리를 동작시키는(화살표(756)) 클록 발생기(710)로부터의 클록을 사용한다.
P/S 변환기(712)는 워드 포맷의 데이터를 수신하고(화살표(758)), 클록 발생기(710)에 의해 결정된(화살표(760)) 속도로써 링크상에서 스위치 포트 및 스위치 코어로 송신하는 나가는 비트 스트림(722)을 형성하는 직렬 비트 스트림을 만든다.
클록 발생기(710)는 비트 클록을 세트하고 비트 스트림 블록(722)을 나가는 방향으로 클록한다. 클록 발생기(710)는 점선(762)으로 표시했듯이 양방향에서 동일한 속도를 얻는 들어오는 비트 클록 신호(718)을 사용할 수 있었다. 상기 경우에 나머지 측은 클록 매스터(master)이어야 하고 클록을 발생시키는 반면에 나가는 비트 스트림(722)을 클록킹하는 들어오는 비트 클록 신호(718)를 사용하는 측이 슬레이브(slave)이다. 그런 경우에 슬레이브는 링크(106)상에 클록 신호(720)를 더 송신할 필요가 없다.
도 8은 S/P 변환 및 동기 셀 정렬 기능부(702)를 더 상세하게 도시한다. 특히, 그것이 직렬/병렬 변환기(802) 및 동기 셀 정렬 기능부(804), 명백해지는 내부 논리로 분할되듯이 도시된다.
직렬/병렬 변환기(802)는 16비트 시프트 레지스터(806) 및 16비트 레지스터(808)를 포함한다. 비트 클록 신호(818)에 의해 제어될 때 16비트 시프트 레지스터(806)는 들어오는 비트 스트림을 16비트 병렬 포맷(810)으로 변환한다. 하기에서 더 자세하게 나타나듯이 16비트 레지스터는 직렬/병렬 변환을 완료하는 16번째 비트 클록 펄스 및 동기 패턴에 대한 서치동안 비트 클록 펄스마다 정렬하는 클록 신호(812)에 의해 일반적으로 클록된다.
동기 셀 정렬 기능부(804)는 비교 기능부(813), 4비트 카운터로서 실행된 비트 클록 분할기(814), 결합 논리를 갖는 멀티플렉서(816)를 포함한다. 비교 기능부(813)는 16진법 패턴 C2F1이 워드 스트림(724)에서 나타날 때 감지하는 레지스터(808)의 출력에 연결된다(화살표(818)). 그것이 그 경우라면 비교 기능부(813)는 하기에서 명명된 같은 신호인 동기 협정 신호(728)를 동기 상태 기기(706)에 방출하고, 도 7과 비교하시오. 헌트 신호(726)로써 체배된 동기 협정 신호(728)는 동기 시작 신호(730)를 형성한다. 그것이 AND 기능부(820)로써 심벌화되고, 그것의 2개 입력이 동기 협정 신호(728) 및 헌트 신호(726) 각각을 수신하기 위해 연결되고, 그것의 출력상에서 동기 시작 신호(730)는 동기 협정 신호 및 헌트 신호 모두가 나타날 때 방출된다.
헌트 신호(726)로써 체배되는 반전된 동기 협정 신호(728)는 멀티플렉서(816)를 제어한다. 그것은 헌트 신호(726)를 수신하기 위해 연결된 입력 및 동기 협정 신호(728)를 수신하기 위해 연결된 반전 입력을 갖는 AND 기능부(822)로써 심벌화된다. AND 기능부(822)의 출력(824)은 멀티플렉서(816)를 제어하기 위해 연결된다. 멀티플렉서(816)는 AND 게이트(829)의 출력상의 출력 신호(828) 및 비트 클록 신호(718)을 수신하기 위해 연결되고, 그것의 입력은 카운터(814)의 출력상에 나타나는 4비트중 각기 하나를 수신한다. 동기 협정 신호(728)를 제외한 헌트 신호(726)가 나타날 때, 즉 AND 기능부(822)의 출력이 높게 될 때, 비트 클록 신호(718)는 레지스터(808)의 클록 입력(812)상에서 정렬 클록 신호로서 멀티플렉서(816)에 의해 선택된다. 동기 협정 신호(728) 및 헌트 신호(726) 모두가 나타날 때, 즉 AND 기능부(822)의 출력이 낮게 될 때, 비트 클록 분할기(814)로부터 인출된 신호(828)는 정렬 클록 신호로서 선택된다. 그 인출된 클록 신호는 16번째 시간마다 동작하게 한다.
비트 클록 분할기(814)의 4비트 카운터는 각 비트 클록 펄스에 대해 하나의 단계를 카운트 업한다. 비트 클록 분할기(814)의 4개 출력상에 나타나는 비트는 b0, b1, b2, b3로 표시된다. 최상위 비트(b3)는 워드 클록 신호(732)로서 사용된다. 비트 클록 분할기(814)는 AND 기능부(822)의 출력(824)에 연결된 리세트 입력(832)를 갖는다. 출력(824)이 AND 기능부(822)의 반전 입력상에서 동기 협정 신호(728)의 부족으로 인해 높아질 때, 즉 비트 클록 신호(718)가 정렬 클록 신호로서 선택될 때 비트 클록 분할기가 리세트된다. 동기 패턴이 발견될 때, 즉 출력(824)은 AND 기능부(822)의 반전 입력상에 나타나는 동기 협정 신호(728)로 인해 낮아질 때 비트 클록 분할기(832)는 카운트를 시작하고, 16단계후 재시작한다.
상태 기기 및 상기 상태 기기에 따른 가능한 동기 및 재동기 시나리오용 스위치 포트 및 스위치 코어간의 인가 변이 다이어그램의 부가적인 다이어그램이 도 9 및 10를 참고로 더 자세하게 설명된다.
현재 언급된 예 및 하기에서 언급되는 대응 코드는 이동되어 수신측에서 동시에 언급된 다음의 조치를 발생시킨다.
1 - SYNC. 발생측이 SYNC 상태에 있다는 것을 수신측에 표시한다.
2 - PRESYNC. 발생측이 PRESYNC 상태에 있고 제1 알맞은 시간점에서 동기 셀을 복귀하길 바라는 것을 수신측에 알린다. 그 복귀된 동기 셀이 정상 셀 스트림에 도입되어 가능한 정상 동작에서 교란이 가능한한 거의 야기하지 않게 한다.
도 9는 한측에 대한 동기 상태 다이어그램을 도시한다.
링크의 대향측으로부터 들어오는 동기 셀이 셀을 동기시키는 설정된 패턴에 비교된다. PRESYNC 상태(902)에서 및 세 개의 연속 동기 셀후에 SYNC 상태(906)는 화살표(904)에 따라 나타난다. SYNC 상태(906)에서 사용자 셀은 흐르기 시작한다. 사용자 셀은 그 크기에 대해 정보를 포함하고, 그것은 SYNC 상태에서 셀 동기를 유지하는데 사용된다. 사용자 셀에서 검출된 에러는 동기 상태 기기를 화살표(908)에 따라 PRESYNC 상태(902)로 되게 한다.
빠른 동기를 얻기 위해 및 링크를 동작 상태로 유지하기 위해 대향측의 상태가 동기 셀로 송신할 수 있음이 요구된다. 상태는 동기 셀 시방서(specification)에서 설정된다.
다음의 동기 셀 변이 법칙이 동기 상태 기기에 대해 유효하다.
1 - PRESYNC 상태에서. 동기 셀을 PRESYNC 상태에 관한 표시로써 대향측으로 보낸다. 스위치 코어는 사용자 셀을 스위치 포트를 향해 현재의 송신을 종료하게 한다. 스위치 포트는 현재의 송신을 스위치 코어를 향해 중단 또는 종료하도록 허여된다.
2 - SYNC 상태에서. 사용자 셀의 송신을 허여한다. PRESYNC 상태를 표시하는 수신된 동기 셀은 사용자 셀의 송신이 완료된후 대응하는 동기 셀을 발생시킨다.
3 - PRESYNC 상태를 표시하는 연속 동기 셀은 사용자 셀의 현재의 송신에 의해 야기된 초기 지연후에 동기 셀의 연속 스트림에 대응한다.
4 - 스위치 포트는 입증하는 일정한 베이시스(basis)를 토대로 상태 PRESYNC를 시뮤레이트하는 동기 셀을 상태 SYNC로 보내고, 스위치 코어가 진실의 동기 상태에 있다.
도 10에서 양측이 처음에 SYNC 상태에 있다. 따라서 그들은 1002로 표시된 동기 신호를 상태 PRESYNC로써 보낸다. 연속 동기 셀수가 형성된 후 양측이 SYNC 상태로 들어가고, 그것은 다른 시간점에서 나타난다. 도면에 도시된 예에서 스위치 코어(1004)는 스위치 포트(1008)전에 처음에 SYNC 상태로 들어간다(화살표(1006)). 그러므로 스위치 코어(1004)는 상태 PRESYNC를 표시하는 각 수신된 동기 셀용 상태 SYNC를 표시하는 동기 셀을 보냄으로써(화살표(1010)) 상태 PRESYNC를 표시하는 그 세 개의 수신된 동기 셀에 응답한다. 스위치 코어(1004)에 의해 방출되었던 세 개의 연속 동기 셀(1002)후에, 스위치 포트(1008)는 SYNC 상태로 들어간다(화살표(1012)). 스위치 포트(1008)는 현재 사용자 셀을 보내기 시작하는데(화살표(1014)), 왜냐하면 상태 PRESYNC를 갖는 동기 셀이 스위치 코어(1004)로부터 도착하지 않기 때문이다. 사용자 셀을 현재 수신하는 스위치 코어(1004)는 교대로 사용자 셀을 송신하도록 할 수 있다(화살표(1016)). 링크는 양측상에서 현재 동작중이고 어떤 측이 검출된 에러로 인해 PRESYNC 상태로 들어갈 때 까지 남게 된다.
본 예에서 스위치 포트(1008)는 수신된 사용자 셀에서 에러를 검출하고(화살표(1018)), PRESYNC 상태로 들어간다(화살표(1020)). 스위치 포트(1008)는 현재 동기 셀을 상태 PRESYNC로써 보낸다(화살표(1022)). 스위치 코어(1004)는 사용자 셀을 대신해서 상태 SYNC를 표시하는 동기 셀을 보냄으로써(화살표(1026)) 현재 응답해야 한다(화살표(1024)). 동기 셀수가 요구된후 스위치 포트(1008)는 SYNC 상태를 재개한다(화살표(1028)). 그후 양측은 사용자 셀을 서로에 보내지게 되도록 복귀한다(화살표(1030)).
스위치 코어(1004)가 수신된 사용자 셀에서 에러를 검출할 때(화살표(1032))대응하는 과정이 또한 표시된다. 그것은 PRESYNC 상태로 들어가고(화살표(1034)), 상태 PRESYNC를 표시하는 동기 셀을 보낸다(화살표(1036)). 스위치 포트(1008)는 사용자 셀을 대신해서 상태 SYNC를 표시하는 동기 셀을 보냄으로써(화살표(1040)) 현재 응답해야 한다(화살표(1038)). 동기 셀수가 요구된후 스위치 코어(1004)가 동기 상태를 재개시킨다(화살표(1042)). 그후 양측은 사용자 셀을 이중 화살표(1044)에 따라 서로에 보내지도록 복귀한다.
이론적으로 스위치 코어가 거짖(false) SYNC 상태로 들어갈 가망성이 적다. 그것은 동기가 잃어버려지나 검출되지 않는 것을 의미한다. 그 이유는 사용자 셀 또는 에러의 사용자 셀 헤드에서 동기 패턴을 올바르게 할 수 있기 때문이다. 상기 상황은 이론적으로 긴 시간 주기를 통해 연장될 수 있었다. 그런 상황을 취급하기 위해 정상 동작동안 스위치 포트측(1008)은 스위치 코어(1004)가 상태 PRESYNC를 시뮤레이트하는 동기 셀을 일정하게 방출함으로써(화살표(1046)) SYNC 상태에 정말로 있는 것을 확인할 수 있다. 설정된 시간 주기내에서, 현재의 사용자 셀 송신후, 스위치 코어(1004)는 상태 SYNC로 된 동기 셀(화살표(1050))로써 응답한다(화살표(1048)). 그것이 발생하지 않으면 스위치 코어가 어떤 거짓 SYNC 상태 종류에 있다고 가정한다.
동기 셀이 복귀되지 않으면 사용자 셀의 송신이 종단되고 스위치 포트측이 동기로 된다.
정상 동작에서 스위치 포트는 최장 사용자 셀 형태에 최소한 대응하는 시간 주기동안 동기 신호를 시뮤레이트된 상태 PRESYNC로 아주 간단히 유지시킴으로써 그 자체의 종단측이 실제 SYNC 상태에 있는 것을 또한 확정할 수 있다.
도 11∼14를 참고로 더 상세한 설명은 도 7 및 8에 따른 링크 제어 기능부 일부의 변경에 관한 것이다. 다음의 특성 및 조치가 상기 실시예와 공통적이다. 들어오는 직렬 비트 스트림은 동기되야 하고, 직렬 데이터는 16비트 병렬 데이터로 변환되고, 동기 과정의 정렬동안 정렬이 수행되어 셀 제한을 올바르게 한다. 들어오는 클록 속도는 스위치 코어에서 사용된 클록 신호의 클록 속도 이하로 분할된다. 나가는 방향에서, 스위치 포트를 향해, 나가는 16비트 병렬 데이터는 직렬 비트 스트림으로 변환된다.
도 12에서 도 7 및 8에서와 동일하거나 대응하는 부분이 동일한 참고 지정으로 설정된다.
나타나 있듯이 도 11∼14에 따른 실시예는 최소 가능한 칩 영역량을 사용하는 동안 가장 빠르게 가능한 셀 동기가 16비트 비교기(813)만을 사용함으로써 얻어질 수 있고 동기 패턴 비교를 클록 사이클마다 하는 것을 토대로 된다. 비교기(813)는 직렬/병렬 변환기(808)를 동기 셀의 제1의 16비트에 포함되는 패턴과 비교한다. 동기 상태 기기(706)는 4개의 동기 상태, 즉 HUNT(1102), 제1의 PRESYNC(1104), 제2의 PRESYNC(1106) 및 SYNC(1108)중 현재 하나의 트랙(도 11에서 언급된)을 유지한다.
HUNT 상태(1102)에서 링크 동기 과정이 동작된다. 비교기(813)는 그 과정이 제1의 PRESYNC 상태(1104)로 들어가는(화살표(1110)) 패턴 유사성을 표시한다. 세 개의 연속 패턴이 유사한(화살표(1112 및 1114)) 후에, SYNC 상태(1108) 및 정상 동작은 시작할 수 있다.
상태 SYNC(1108) 및 PRESYNC(1104/1106)에서 직렬/병렬 변환기(802)에서 출력 레지스터(808)는 16번째 데이터 비트 사이클마다 한 번만 로드(load)되어 각 16번째 데이터 비트후 완전히 새로운 16비트 워드를 구비한다. 그러나 동기 과정동안 레지스터(808)는 클록 사이클마다 대신해서 클록된다(스위치 포트로부터의 데이터 클록(718)에 의해). 결과로서 들어오는 직렬 데이터 스트림(716)의 비트는 데이터 클록 사이클마다의 2비트 위치(클록 에찌 모두상에 변화하는 스위치 포트로부터의 데이터로 인한 2비트)를 비트 위치 0 및 비트 위치 1 각각의 새로운 비트로써 시프트된다. 각 클록 사이클동안 비교기(813)는 동기 패턴용의 나가는 워드 스트림을 스캔한다. 패턴이 유사할 때 신호(728)는 방출되어 동기 유니트의 정상 동작을 시작한다. 그것은 레지스터(808)가 클록 사이클마다 로드되는 것을 정지하고, 제1의 PRESYNC 상태(1104)에 대한 변이가 화살표(1110)에 따라 수행되고, 링크 동기 과정동안 리세트되는 클록 분할기(814)가 0부터 15까지를 카운트하면서 시작한다. 다음 셀이 또한 동기 셀이라면 제2의 PRESYNC 상태(1106)는 화살표(1112)에 따라 얻어지고, 그렇치 않으면 복귀가 화살표(1116)에 따라 HUNT 상태(1102)로 수행되고 링크 동기 과정은 재시작한다. 3개의 연속 동기 패턴이 유사한 후 그 과정은 상태 SYNC(1108)로 들어가고(화살표(1114)), 그렇치 않으면 복귀가 화살표(1118)에 따라 HUNT 상태(1102)로 수행되고 링크 동기는 재시작한다. 패리티 에러 또는 어떤 다른 에러가 셀에서 검출된다는 것을 셀 분석 유니트(704)가 표시할 때 SYNC 상태(1108)로부터 HUNT 상태(1102)까지의 복귀는 수행된다.
설명된 동기 방법에서 셀내의 모든 16개의 가능한 비트 위치는 셀 사이클내의 시작 위치로서 검사되었다. 데이터 클록의 포지티브 에찌상에서 16비트만이 시험된다.
도 12에 따른 셀 동기 유니트는 스위치 포트로부터의 데이터 클록의 클록 에찌 모두를 사용한다. 스위치 포트로부터 수신된 각 사용자 셀의 제1비트는 포지티브 클록 에찌상에 나타난다.
클록 분할기(814)는 스위치 코어에 사용된 다른 클록 신호을 발생하기 위해 사용되는 4비트 카운터이다. 카운트 업은 리세트 입력(832)의 리세트 신호가 부동작할때만을 제외하고는 데이터 클록 신호(718)의 상승 에찌상에서 수행된다. PRESYNC 및 SYNC 상태(1104/1106 및 1108) 각각에서, 카운터(814)는 0부터 15까지 카운트하고 그래서 0부터 다시 시작한다. HUNT 상태(1102)동안 리세트 입력(832)은 동작된다. 동기 카운트/리세트는 데이터 클록(718)의 상승 에찌상에서 수행된다.
동기 상태 기기(706)는 그 카운터 입력(1204)상에서 클록 분할기(814)로부터 비트 2를 수신하고 현재의 동기 상태의 트랙을 유지하는 2비트 카운터(1202)를 포함한다. 또한 도 11에 표시했듯이 00은 HUNT 상태를, 01은 제1의 PRESYNC 상태를, 10은 제2의 PRESYNC 상태를 및 11은 SYNC 상태를 의미한다. 네 개의 상태는 =0, =1, =2, 및 =3 각각으로 된채로 도 12에서 카운터(1202)의 출력상에 표시된다. 동기 카운트 업은 카운트가 높게 되는 동작 입력(1206)에 의해 동작될 때 클록 신호의 하강 에찌상에서 수행된다. 리세트 입력(1208)이 동작되면 동기 리세트가 클록 신호의 하강 에찌상에서 수행된다.
카운트 업이 다음과 같을 때 동작된다.
- HUNT 상태(1202)가 존재하고 비교기(813)로부터의 같은 신호(728)는 동작 입력(1206)상에 존재할 때,
- PRESYNC 상태가 존재하고 같은 신호(728)는 새로운 셀의 제1워드 동안 동작 입력(1206)상에 나타날 때이다.
리세트가 다음과 같을 때 동작된다.
- SYNC 상태(1208)가 존재하고 에러 표시(736)가 셀 분석기(704)로부터 얻어질 때,
- PRESYNC 상태가 존재하고 같은 신호(728)는 셀의 제1워드 동안 비교기(813)로부터 얻어지지 않을 때이다.
피상적으로 상설된 동기 상태 기기의 기능을 어떻게 얻는 가의 더 자세한 상세한 설명은 1210, 1212 및 1214 및 그 상호 및 외부 연결, 도 7로부터 도입된 도면 번호로써 이하에서 도 12에 더 상세하게 도시된 논리 블록에 의해 도움을 받은 기술을 가진 사람에 의해 실현된다.
직렬/병렬 변환기(802)는 직렬 비트 스트림을 16비트 병렬 데이터로 변환한다. 그것은 2개의 8비트 시프트 레지스터(806.1 및 806.2) 및 하나의 16비트 레지스터(808)로 구성된다. 시프트 레지스터(806.1)는 비트 클록(818)에 의해 상승 에찌상에서 클록되고, 시프트 레지스터(806.2)는 하강 에찌상에서 클록된다. 그 결과는 각 시프트 레지스터(806.1 및 806.2)가 제2비트 사이클마다 클록된다. 그것은 16비트가 수신되었을 때 비트 1, 3 ... 15가 레지스터(806.1)에 있고 비트 2, 4 ... 16가 레지스터(806.2)에 있다는 것을 의미한다(비트 1은 처음에 수신되고, 비트 16은 마지막에 수신된다). 제1비트, 즉 비트 1은 비트 클록(718)의 포지티브 에찌상에서 수신된다.
제16비트가 수신된후 16비트 레지스터(808)는 로드된다. 로딩 입력(812)이 동작되면 동기 로딩이 클록 입력(1216)상의 비트 클록 신호(718)의 상승 에찌상에서 수행된다. 클록 분할기(814)가 값 7을 도시할 때마다 또는 HUNT 상태가 AND 게이트(822)의 출력에 따라 존재한다면 로딩 입력(812)은 논리 기능부(816)를 경유해 동작된다. 비트 위치 1, 3 ... 15가 806.1으로부터 선택되고 비트 위치 2, 4 ... 16가 806.2로부터 선택되는 방법으로 레지스터(808)에 대한 16비트 입력 데이터는 시프트 레지스터(806.1, 806.2)로부터의 2×8 비트 병렬 출력 데이터로부터 선택된다.
비교기(813)로부터의 신호(728)용 반전 입력 및 신호(726)용 입력외에, AND 게이트(822)는 또한 동기 셀 발생기(744)로부터의 사용자 셀 신호(1218)용 반전 입력을 갖는다. 상기 신호(1218)는 사용자 셀이 스위치 포트로 이동되는 것을 표시한다. 에러가 많아지고 HUNT 상태의 변화가 발생할 때, 재동기 과정은 스위치 포트에 대한 셀 송신이 종료될 때까지 시작되지 않는다.
병렬/직렬 변환기(712)는 16비트 병렬 출력 데이터를 스위치 포트를 향해 직렬 비트 스트림(722)으로 변환시킨다. 그것은 2개의 8비트 시프트 레지스터(712.1 및 712.2) 및 하나의 멀티플렉서(1220)로 구성된다. 클록 분할기(814)의 출력(828)로부터 로딩 입력(1226 및 1228)각각이 동작되면 시프트 레지스터(712.1 및 712.2)가 클록 입력(1222 및 1224)상에서 비트 클록 신호(718)에 의해 동시에 로드된다. 4비트 카운터(814)가 상기에 따라 로딩 입력(1226 및 1228)에 연결되는 그 출력상에서 값 7 또는 15를 가질 때마다 로딩 입력이 동작된다. 16비트 병렬 출력 데이터의 비트 1, 3 ... 15는 712.1로 로드되고, 비트 2, 4 ... 16은 712.2로 로드된다. 시프트 레지스터(712.1 및 712.2) 모두는 비트 클록(718)의 상승 에찌상에서 클록(시프트)되고, 그것은 그들이 제2비트 사이클마다 시프트만 되는 것을 의미한다. 로딩 입력(1226 또는 1228)이 동작되면 시프팅이 수행되지 않는다.
멀티플렉서(1220)는 2개의 시프트 레지스터(712.1 및 712.2)로부터의 출력들간에 선택하기 위해 1230에서 비트 클록을 사용한다. 비트 클록=1이면 712.1이 선택되고, 비트 클록=0이면 712.2이 선택된다. 그 결과에서 16비트 출력 데이터의 로딩후, 제1의 비트 1은 스위치 포트로 보내지고, 비트 2는 시프트 레지스터 시프트 데이터에 보내지고, 비트 3이 보내지고, 비트 4 등등이 마찬가지이다.
스위치 블록(813)은 병렬 입력 데이터를 동기 셀에서 제1의 16비트의 설정된 패턴(hex'C2F1')과 비교한다. 패턴이 정합할 때 동기 협정 신호(828)가 보내진다.
도 13 및 14의 시간 다이어그램은 링크 동기 과정동안 시간 제어를 예시한다.
도 13은 라인:
1은 비트 클록 신호(718)를 도시하고,
2는 레지스터(806.1)로부터의 출력 데이터를 도시하고,
3은 레지스터(806.2)로부터의 출력 데이터를 도시하고,
4는 16비트 레지스터(808)의 로딩 입력(812)으로의 동작 신호를 도시하고,
5는 레지스터(808)로부터 출력된 병렬 데이터(724)를 도시하고,
6은 유사성 신호(728)를 도시하고,
7은 동기 상태 기기(706)로부터의 동기 상태 신호(742)를 도시하고,
8은 4비트 카운터(814)로부터의 카운트 신호(828)를 도시하고,
9는 4비트 카운터(814)로부터의 비트-2 신호(1204)를 카운터(1202)의 카운터 입력으로 도시한다.
그것은 시프트 레지스터(806.1 및 806.2)가 신호(718)의 포지티브 클록 에찌(1302) 및 네가티브 클록 에찌(1304)상에서 어떻게 시프트하는지를 도 13의 라인1∼3으로부터 나타난다. 처음에 동기 유니트는 다이어그램의 라인 7의 1306으로 표시된 HUNT 상태(1202)(도 11)에 있고, 그러므로 레지스터(808)는 각 포지티브 클록 에찌상에서 로드된다. 각 클록 사이클은 비교 회로(813)의 병렬 데이터(724)를 서치하여 동기 패턴 hex'C2F1'을 발견한다. 어떤 클록 사이클후에 패턴이 라인 5의 1308에서 발견되고, 그것이 1310에서 다이어그램의 라인 6에 나타나는 같은 신호(728)에 의해 표시된다. 같은 신호(728)의 시작이 1312에서 새도우(shadow)되어 언젠가 비교를 하고 레지스터(808)로 하여금 다음 클록 사이클동안 다시 로드되지 않도록 하는 것을 필요로 되는 것을 표시한다. 그 지연은 하나의 데이터 클록 사이클보다 적어야 한다. 같은 신호(728)가 나타날 때 카운터(814)는 라인 8의 1314에서 카운팅을 시작한다. 4비트 카운터(814)가 그 출력(828)에서 값 7을 가질 때 동기 상태 PRESYNC는 라인 7의 1315에서 나타난다. 3개의 연속 동기 셀후에 변이는 도 14를 참고로 설명했듯이 동기 상태로 수행된다.
도 14는 셀내의 에러가 셀 분석 기능부(804)에 의해 검출되면 발생하는 것을 예시한다. 그 도면에서 다음의 라인으로 표시된다.
1은 레지스터(808)의 로딩 입력(1216)상의 신호(812)이고,
2는 레지스터(808)로부터의 워드 스트림(724)이고,
3은 워드 클록(732), 즉 클록 분할기(814)로부터의 비트 3이고,
4는 셀 분석 기능부(704)로부터 동기 상태 기기(706)까지의 에러 신호(736)이고,
5는 동기 상태 기기(706)로부터 동기 셀 도입 블록(708)까지의 동기 상태 신호(742)이고,
6은 동기 셀 발생기(744)로부터의 사용자 셀 신호(1218)이고,
7은 비교 기능부(813)로부터의 같은 신호(728)이다.
셀내의 에러가 셀 분석 기능부(704)에 의해 검출될 때, 1402의 라인 4와 비교하시고, HUNT 상태에 대한 변이는 나타나고, 1404의 라인 5와 비교하시오. 동기 셀 발생기(744)로부터의 우세한(prevail) 사용자 셀 신호(1218)는 셀이 때때로 스위치 포트로 이동되는 사실에 기인해서, 동기 과정이 즉시 시작되지 않는다. 처음에 현재의 사용자 셀 신호(1218)가 종단할 때, 라인 6의 1406에서 표시되고, 그럼으로써 시프트 레지스터(808)는 그 로딩 입력상에서 로딩 신호(812)를 얻고, 1408에서 표시되고, 동기용 서치가 시작된다. 라인 2에서 그것은 신호(724)의 1410에서 빠르게 변화하는 과정에 의해 나타난다. 상기 경우에 같은 신호(728)는 라인 2의 1414에서의 패턴이 알맞다는 것을 라인 7의 1412에서 표시하기전에 16비트 클록 사이클을 얻는다. 상태 PRESYNC에 대한 변이가 라인 5의 1416에서 수행된다. 세 개의 연속으로 같은 신호(1412, 1418, 1420)후에 변이는 라인 5의 1422에서 동기 상태 SYNC로 수행된다.
도 12에 포함된 게이트에 의한 지연은 동기 과정동안 매우 임계적이다. 200Mbit/s의 데이터 속도가 사용되면 각 클록 주기는 오직 10ns이다. 동기 패턴용 서치 및 레지스터(808)에 대한 로딩 동작 신호(812) 및 클록 분할기(814)에 대한 리세트 신호(832)의 정지는 그 시간보다 적은 동안 수행되야 한다.
게이트용 지연은 대략 0.3ns이다. 비교기(813)의 입력으로부터 레지스터(808)의 로딩 입력(812) 및 클록 분할기(814)의 리세트 입력(832)까지의 게이트 레벨수는 약 5∼6이고, 그것은 1.8ns보다 적다는 것을 의미한다.
본 발명에 따른 상설된 셀 동기는 셀 클록이 이동된다는 사실에 기인해서 요구된다. 새로운 셀마다의 시작을 표시하는 클록이 양측의 링크를 통해 신호 전송되면 링크 제어는 아마도 큰 정도로 피할 수 있었다. 그러나 셀을 토대로한 스위치의 경우에 스위치 코어가 하나의 칩에서 만들어질 수 있다는 것이 바람직하고, 거기에서 그러나 각 핀은 비용을 더 들게 한다. 본 발명에 따른 상설된 방법을 사용함으로써, 스위치 코어가 클록 슬레이브(slave)로 이루어지는 것을 포함하고, 핀중 절반만이 링크용으로 요구된다.

Claims (22)

  1. 기능 엔티티들(102, 104)간에 2방향 링크(106)를 경유해서 비트 스트림(716) 형태로 데이터 이동을 동기시키는 데이터 이동 시스템의 동기 시스템에서, 각 기능 엔티티는 데이터 비트수가 각 사용자 데이터의 크기에 따르는 사용자 셀에서 링크상으로 이동되는 도착하는 사용자 데이터를 인가하기 위한 수단을 갖는 데이터 이동 시스템의 동기 시스템에 있어서,
    링크 제어 기능간에 교환되는 동기 셀에 의해 링크상에서 데이터 이동을 시작 및 제어하는 기능으로써 각 기능 엔티티에 포함된 링크 제어 기능부(202, 206)를 구비하며, 그 각각은 한편으로 동기 셀을 식별할 수 있게 하는 식별 정보(502)를 및 다른 한편으로 동기가 존재하는 상호 확인을 얻는 값 또는 링크상의 동작 상태에서 동기의 평균 손실로서 이해되는 값을 설정할 수 있고 2개의 링크 제어 기능으로 하여금 동기를 복원하기 위한 조치를 취하게 하고, 상기 기능들은,
    사용자 셀의 스트림(204t)을 수신하고 그것에서 동기 셀을 도입하는 동기 셀 삽입 기능부(708)와, 사용자 셀 및 동기 셀로 구성되는 최종의 스트림을 수신하고 그것을 링크상에서 1비트 클록 신호로써 외부로 클록되는 비트 스트림 신호로 변환하는 제1변환 기능(712)을 가지며 링크를 향한 출력 기능과,
    링크로부터 들어오는 비트 스트림 신호를 수신하고 그것을 입력 기능으로부터의 n비트 클록 신호로써 각 n번째 비트에 대해 일반적으로 외부로 클록되는 n비트 병렬 포맷으로 변환하는 제2변환 기능부(802)를 구비하는 링크로부터의 입력 기능과,
    동기 셀의 식별 정보를 n비트 병렬 포맷에서 서치 및 식별하기 위해 및 그것이 발견될 때 확정 신호(728)를 방출하기 위해 연결된 비교 기능(813)과,
    입력 기능으로부터의 n비트 병렬 포맷의 1비트 클록 신호로써 각 비트에 대해 외부로 클록할 수 있게 하는 클록킹 기능과,
    n비트 클록 신호로써 n비트 병렬 포맷을 클록하는 것으로부터 1비트 클록 신호로써 클록하는 것까지의 변이를 제어하는 확정 신호(728)를 수신하는 동기 상태 기기(706)를 구비하는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  2. 제1항에 있어서, n비트 병렬 포맷을 수신하고 거기에 포함된 사용자 셀을 분석 및 식별하고 사용자 셀의 에러를 검출할 때 에러 신호(736)를 동기 상태 기기(706)로 방출하는 셀 분석 기능부(704)를 구비하며, 상기 에러 신호는 상기 제어용 동기 상태 기기(706)에 의해 비슷하게 사용되는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  3. 제1 또는 2항에 있어서, 동기 상태 기기는 확정 신호(728)의 부족으로 인해 헌트 신호가 n비트 병렬 포맷의 클록킹을 1비트 클록 신호로써 야기하는 헌트 신호(726)를 방출하는 HUNT 상태를 갖는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  4. 제2 및 3항에 있어서, 헌트 신호의 방출을 포함하는 HUNT 상태는 동기 상태 기기가 에러 신호(736)를 수신할 때 또한 나타나는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  5. 제3 또는 4항에 있어서, 사용자 셀의 송신이 진행되면 조사하고 그것이 그 경우라면 기능성은 사용자 셀 신호(1218)를 방출하고, 그것의 부재는 n비트 병렬 포맷용 부가적인 상태를 1비트 클록 신호로써 형성하는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  6. 제5항에 있어서, 헌트 신호(726)를 수신하는 입력과, 확정 신호(728)를 수신하는 입력과, 사용자 셀 신호(1218)를 수신하는 입력을 갖는 제1논리 회로(822)와;
    n비트 클록 신호를 발생시키는 회로(814)와;
    제1논리 회로(822)의 출력(824)에 연결된 입력과, n비트 클록킹 신호를 발생시키는 상기 회로(814)의 출력에 연결된 입력을 갖는 제2논리 회로(816)를 구비하며,
    상기 제1논리 회로(822)의 출력(824)은 헌트 신호가 확정 신호 및 사용자 셀 신호의 부족으로 나타날 때 HUNT 상태에 대응하는 헌트값을 얻고, 상기 제2논리 회로(816)의 출력(812)은 헌트값이 제1논리 회로(822)의 출력상에 나타날 때 클록킹 기능으로 하여금 n비트 병렬 포맷을 1비트 클록 신호로써 클록하게 하는 클록킹 기능에 연결되는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  7. 제1∼6항중 어느항에 있어서, 입력 기능이 2개의 병렬 n/2비트 시프트 레지스터(806.1, 806.2)로 구성되는 직렬/병렬 변환기를 구비하고, 거기에서 비트 스트림 신호의 모든 제2비트는 1비트 클록 신호의 각 그 에찌에서 클록되고, 그것의 출력은 제2논리 회로(816)의 출력(812)에 연결된 로딩 입력을 갖는 n비트 레지스터(808)의 입력에 연결되고 거기에서 클록킹 인(in)이 n비트 클록 신호 또는 1비트 클록 신호로써 수행되는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  8. 제7항에 있어서, 출력 기능은 사용자 셀 및 동기 셀 스트림의 모든 제2비트가 데이터 클록 신호의 에찌에서 클록되는 2개의 병렬 n/2비트 시프트 레지스터(712.1, 712.2)로 구성되는 병렬/직렬 변환기를 포함하고, 그것의 출력은 1비트 클록 신호에 의해 제어된 멀티플렉서(1220)에 연결되고, 그것의 출력(722)이 링크에 연결되는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  9. 제6∼8항중 어느항에 있어서, n비트 클록 신호를 발생하는 회로는 제1논리 회로(822)로부터의 출력(824)에 연결된 리세트 입력(832) 및 1비트 클록 신호를 수신하는 클록 입력을 갖는 n/4 비트 클록 분할기(814)로 구성되는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  10. 제8 및 9항에 있어서, 제2논리 회로(816)의 입력에 연결되는 클록 분할기(814)의 출력이 병렬/직렬 변환기에 포함된 n/2비트 시프트 레지스터(712.1, 712.2) 각각의 로딩 입력(1226, 1228)에 연결되는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  11. 제3∼10항중 어느항에 있어서, 상태 기기는,
    동기 셀의 제1제어 데이터에 의해 제어되고 HUNT 상태에서 나타난 확정 신호(728)에 의해 시작되는 PRESYNC 상태와,
    동기 셀의 제2제어 데이터에 의해 제어하듯이 설정된 동기 셀수 모두에 대해 PRESYNC 상태에서 수신되어지는 확정 신호(728)에 의해 시작되는 SYNC 상태를 구비하며,
    n비트 병렬 포맷의 클록킹이 n비트 클록 신호로써 수행되고 비교 기능부(813)는 그후에 들어오는 설정된 연속 동기 셀을 조사하고, 설정된 동기 셀수는 조사하기전에 확정 신호가 부족하다면 복귀는 HUNT 상태로 수행되고,
    링크상에서 데이터 송신은 에러에 대해 데이터를 감독하는 동안 얻어지고, 에러가 발견되면 HUNT 상태로의 변이는 수행되는 것을 특징으로 하는 데이터 이동 시스템의 동기 시스템.
  12. 사용자 셀에서 사용자 셀의 송신을 셀을 토대로한 스위치에서 동기시키는 방법에서, 데이터 비트수는 2방향 링크를 경유해서 스위치 포트 및 스위치 코어간의 각 사용자 데이터의 크기에 따르는 사용자 셀에서 사용자 셀의 송신을 동기시키는 방법에 있어서,
    링크상의 데이터 송신이 기능 엔티티들간에 교환되는 동기 셀에 의해 시작 및 감독되고 각각은 한편으로 동기 셀을 식별할 수 있게 하는 동기 패턴 및 다른 한편으로 제어 데이터를 포함하고 기능 엔티티에 의해 제어 데이터는 동기가 우세한 상호 확인을 얻는 값 또는 링크상의 동작 상태에서 동기 손실을 의미하는 것으로 이해되는 값으로 세트될 수 있고, 기능 엔티티로 하여금 동기를 회복하는 조치를 취하게 하는 것을 특징으로 하는 사용자 셀에서 사용자 셀의 송신을 동기시키는 방법.
  13. 제12항에 있어서, 데이터의 2방향 송신 시작은 설정된 연속 동기 셀수를 서로에 보내게 하는 기능 엔티티보다 앞서게 되고, 그것의 제어 데이터는 동기 셀의 복귀 요청을 의미하고, 그것의 제어 데이터는 동기의 존재를 확정하는 값을 갖는 것을 특징으로 하는 사용자 셀에서 사용자 셀의 송신을 동기시키는 방법.
  14. 제13항에 있어서, 각 기능 엔티티가 바람직한 동기 셀을 복귀해서 보냄으로써 설정된 동기 셀수 각각의 마지막에 응답한후 데이터 송신이 시작되는 것을 특징으로 하는 사용자 셀에서 사용자 셀의 송신을 동기시키는 방법.
  15. 제12∼14항중 어느항에 있어서, 존재되는 동기의 상호 확인이 동기 셀들을 서로에 일정하게 보내게 하는 기능 엔티티에 의해 수행되고, 그것의 제어 데이터는 동기 셀의 복귀 요청을 의미하고, 그것의 제어 데이터는 동기의 존재를 확정하는 값을 갖는 것을 특징으로 하는 사용자 셀에서 사용자 셀의 송신을 동기시키는 방법.
  16. 제12∼15항중 어느항에 있어서, 기능 엔티티로 하여금 동기를 복원하는 조치를 취하게 하는 값은 동기의 손실을 검출하고 동기 셀의 복귀 요청을 의미하는 기능 엔티티에 의해 보내지는 설정된 동기 셀수에 포함되고 그것의 제어 데이터는 동기의 존재를 확정하는 값을 갖는 것을 특징으로 하는 사용자 셀에서 사용자 셀의 송신을 동기시키는 방법.
  17. 제12∼15항중 어느항에 있어서, 기능 엔티티로 하여금 동기를 복원하는 조치를 취하게 하는 값은 동기의 손실을 검출하는 기능 엔티티에 의해 보내지는 설정된 동기 셀수에 포함되고 요청을 나머지 기능 엔티티에 포함시켜서 데이터의 송신을 차단하며 동기 셀을 보내고 그것의 제어 데이터는 동기의 존재를 확정하는 값을 갖는 것을 특징으로 하는 사용자 셀에서 사용자 셀의 송신을 동기시키는 방법.
  18. 제16 또는 17항에 있어서, 데이터의 송신이 바람직한 동기 셀을 복귀해서 보냄으로써 설정된 동기 셀수의 마지막에 대답하는 제2기능 엔티티후에 동기의 손실을 검출하는 기능 엔티티로부터 새롭게 시작되는 것을 특징으로 하는 사용자 셀에서 사용자 셀의 송신을 동기시키는 방법.
  19. 사용자 셀의 송신을 셀을 토대로한 스위치에서 동기시키는 시스템에서, 기능엔티티들간에 2방향 링크를 경유해서 각 사용자 데이터의 크기에 따르는 사용자 셀의 송신을 동기시키는 시스템에 있어서, 세 개의 상태를 갖는 동기 상태 기기에 의해 제어되는 링크 제어 기능들간에 교환되는 동기 셀에 의해 데이터 송신을 링크상에서 시작 및 제어하는 기능들을 포함하는 각 기능 엔티티에 포함된 링크 제어 기능을 구비하며,
    상기 세 개의 상태는,
    링크 제어 기능은 그것이 동기 셀에 대해 설정된 패턴에 협정하는지를 결정하는 링크로부터 들어오는 동기 셀을 조사하게 되는 HUNT 상태와,
    그 HUNT 상태에서 설정된 패턴과 협정하고 발견되는 동기 셀보다 앞서지게 되는 PRESYNC 상태와,
    협정을 설정된 패턴으로써 도시하는 설정된 동기 셀수에 의해 PRESYNC 상태에서 앞서지게 되는 SYNC 상태이고,
    링크 제어 기능이 그들이 설정된 패턴에 협정하는지를 결정하기 위해 그후에 들어오는 설정된 연속 동기 셀수를 조사하게 되고, HUNT 상태로의 복귀는 그것이 그 경우가 아니라면 수행되고,
    SYNC 상태에서 링크상의 데이터 이동이 에러에 대해 데이터를 감독하는 동안 얻어지고, 에러가 발견되면 HUNT 상태의 변이는 수행되고,
    각 동기 셀은 한편으로 동기 셀을 식별할 수 있게 하는 동기 패턴 및 다른 한편으로 링크 제어 기능에 의해 동기가 존재하는 링크 제어 기능들간의 상호 확인을 얻는 값 또는 링크상의 동작 상태에서 동기 손실을 의미하는 것으로 이해되는 값으로 설정될 수 있는 제어 데이터를 포함하고, 링크 제어 기능으로 하여금 동기를 회복하는 조치를 취하게 하는 것을 특징으로 하는 사용자 셀의 송신 동기 시스템.
  20. 제19항에 있어서, 기능 엔티티 발생 데이터의 링크 제어 기능이 수신 기능 엔티티의 링크 제어 기능으로부터 동기 셀의 다음의 제어 데이터를 수신하고,
    상기 수신 기능 엔티티는,
    데이터의 현재 이동을 차단하고 대신해서 동기 셀을 송신하고, 그후 새로운 동기 셀을 삽입하는 현재의 동기 셀 이동을 종료하는 지시를 의미하는 제1제어 데이터와,
    상태 SYNC가 존재한다는 것을 의미하고 동기 셀이 정상 동작동안 가능한한 적은 교란으로 야기되도록 하기 위해 정상 셀 흐름에서 제1의 알맞은 시간점에서 복귀해서 보내지는 것을 의미하는 제2제어 데이터와,
    동기 셀이 복귀해서 요구되지 않는다는 것을 표시하는 제3제어 데이터인 것을 특징으로 하는 사용자 셀의 송신 동기 시스템.
  21. 제20항에 있어서, 상태 기기의 상태 HUNT 및 PRESYNC에서 링크 제어 기능이 현재의 셀 송신을 정지함이 없이 제1의 알맞은 시간점에서 제1 또는 2제어 데이터를 포함하는 제2링크 제어 기능으로 동기 셀을 보내는 것을 특징으로 하는 사용자 셀의 송신 동기 시스템.
  22. 제20 또는 21항에 있어서, 상태 기기의 상태 SYNC에서 링크 제어 기능이 데이터를 나머지 링크 제어 기능으로 보내거나 제1 또는 2제어 데이터를 포함하는 들어오는 동기 셀상에서 반응하는 것을 특징으로 하는 사용자 셀의 송신 동기 시스템.
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