KR19990020386A - 반구형 다결정 실리콘막 제조 방법 - Google Patents
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Abstract
본 발명은 반구형 다결정 실리콘막 제조 방법에 관한 것으로, 그레인(Grain)의 크기를 극대화시키기 위하여 언도프(Undoped) 비정질 실리콘막, 도프(Doped) 비정질 실리콘막 및 언도프 비정질 실리콘막을 다층 구조로 형성한 후 최상부에 형성된 언도프 비정질 실리콘막의 표면에 실리콘(Si) 시드(Seed)를 형성하고 열처리하므로써 유효 표면적을 증가시킬 수 있도록 한 반구형 다결정 실리콘막 제조 방법에 관한 것이다.
Description
본 발명은 반구형 다결정 실리콘(Hemi-Spherical Grain-growth Silicon; HSG)막 제조 방법에 관한 것으로, 특히 그레인의 크기를 극대화시킬 수 있도록 한 반구형 다결정 실리콘막 제조 방법에 관한 것이다.
일반적으로 디램(DRAM) 등과 같은 메모리 소자가 고집적화됨에 따라 메모리 셀(Memory Cell)의 면적은 급격하게 축소된다. 그러나 소자의 동작을 위해서는 단위 메모리 셀당 일정량 이상의 정전용량(Capacitance)이 반드시 확보되어야 한다.
그러므로 메모리 셀의 동작에 필요한 정전용량은 그대로 유지시키면서 캐패시터가 차지하는 면적을 최소화시키기 위한 고도의 공정기술 개발과 소자의 신뢰성 확보가 큰 문제점으로 대두된다.
이러한 문제점을 해결하기 위해 캐패시터의 전하저장전극을 3차원의 입체 구조로 형성하여 유효 표면적을 증가시키거나 유전 특성이 향상된 유전체(Dielectric)를 개발하기 위한 노력이 진행중이다. 이러한 노력의 결과로 Ta2O5, BST 등과 같은 고유전 특성을 갖는 재료가 개발되었는데, 이를 소자의 제조에 적용하기에는 아직 어려운 실정이다. 그래서 전하저장전극의 유효 표면적을 극대화시키는 방향으로 많은 연구가 이루어져 왔다.
이에 따라 최근에는 반구형 다결정 실리콘을 이용하는 방법이 제시되고 있다. 반구형 다결정 실리콘막은 다결정 실리콘의 미세 구조 특성을 이용하여 형성한 박막인데, 표면에 반구형의 요철 구조를 갖기 때문에 다결정 실리콘막보다 증가된 유효 표면적을 갖는다. 그러나 반구형 다결정 실리콘막을 이용하여 전극을 형성하는 경우 불순물 이온 주입 공정 및 디그레이즈(Deglaze) 공정이 추가되어야 하기 때문에 공정의 단계가 복잡해지며, 특히 디글레이즈 공정시 반구형 다결정 실리콘막 표면의 식각이 발생되어 유효 표면적이 감소하게 된다.
따라서 본 발명은 언도프 비정질 실리콘막, 도프 비정질 실리콘막 및 언도프 비정질 실리콘막을 다층 구조로 형성한 후 최상부에 형성된 언도프 비정질 실리콘막의 표면에 실리콘(Si) 시드를 형성하고 열처리하므로써 상기한 단점을 해소할 수 있는 반구형 다결정 실리콘막 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 절연막이 형성된 실리콘 기판상에 제 1언도프 비정질 실리콘막, 도프 비정질 실리콘막 및 제 2언도프 비정질 실리콘막을 다층 구조로 형성하는 단계와, 상기 단계로부터 최상부에 형성된 상기 제 2언도프 비정질 실리콘막의 표면을 세정시킨 후 상기 제 2언도프 비정질 실리콘막의 표면에 실리콘(Si) 시드를 형성하는 단계와, 상기 단계로부터 상기 도프 비정질 실리콘막에 도핑된 불순물 이온이 상기 제 1 및 제 2언도프 비정질 실리콘막으로 확산되는 동시에 상기 시드에 의해 표면에 반구형의 그레인이 형성되도록 열처리하는 단계로 이루어지는 것을 특징으로 하며, 상기 언도프 비정질 실리콘막 및 도프 비정질 실리콘막은 인-시투 및 익스-시투 방식중 하나의 방식으로 형성되는 것을 특징으로 한다.
또한, 상기 언도프 비정질 실리콘막 및 도프 비정질 실리콘막은 SiH4및 Si2H6중 하나의 소오스 가스를 이용하여 형성하며, 상기 열처리는 고진공 및 진공 상태에서 실시되는 것을 특징으로 한다.
도 1A 내지 도 1C는 본 발명에 따른 반구형 다결정 실리콘막 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 불순물 이온의 농도 변화에 따른 그레인의 크기 변화를 설명하기 위한 그래프도.
도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판2 : 절연막
3A : 제 1언도프 비정질 실리콘막
3B : 도프 비정질 실리콘막
3C : 제 2언도프 비정질 실리콘막
3 : 반구형 다결정 실리콘막
4 : 시드5 : 그레인
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1A 내지 도 1C는 본 발명에 따른 반구형 다결정 실리콘막 제조 방법을 설명하기 위한 소자의 단면도로서, 도 1A는 절연막(2)이 형성된 실리콘 기판(1) 상에 제 1언도프 비정질 실리콘막(3A), 도프 비정질 실리콘막(3B) 및 제 2언도프 비정질 실리콘막(3A), 도프 비정질 실리콘막(3B) 및 제 2언도프 비정질 실리콘막(3C)은 인-시투(In-Situ) 또는 익스-시투(Ex-Situ) 방식으로 형성하며, SiH4또는 Si2H6와 같은 실리콘(Si) 소오스 가스를 이용하여 형성한다. 그리고 상기 도프 비정질 실리콘막(3B)은 PH3와 같이 인(P) 이온이 함유된 가스를 첨가하여 불순물 이온이 도핑되도록 한다.
도 1B는 상기 제 2비정질 실리콘막(3C)의 표면에 성장된 산화막(도시안됨)을 제거하기 위하여 HF를 이용한 습식 또는 건식 세정 방법으로 상기 제 2비정질 실리콘막(3C)의 표면을 세정시킨 후 상기 제 2언도프 비정질 실리콘막(3C)의 표면에 실리콘(Si) 시드를 형성한 상태의 단면도로서, 상기 실리콘(Si) 시드는 SiH4또는 Si2H6와 같은 실리콘(Si) 소오스 가스를 이용하여 형성한다. 이때 상기 세정 공정에 의해 상기 제 2비정질 실리콘막(3C)의 표면이 수소(H)에 의해 보호되어 산화막의 성장이 방지된다.
도 1C는 상기 도프 비정질 실리콘막(3B)에 함유된 인(P) 이온이 상기 제 1 및 제 2언도프 비정질 실리콘막(3A 및 3C)으로 확산되는 동시에 실리콘(Si) 원자가 상기 시드(4)로 이동하여 표면에 반구형의 그레인(5)이 형성되도록 고진공 또는 진공 상태에서 열처리한 상태의 단면도로서, 상기 열처리에 의해 표면에 반구형의 그레인(5)을 갖는 반구형 다결정 실리콘막(3)이 형성된다.
이때 상기 열처리가 고진공 상태에서 실시되는 경우 챔버(Chamber) 내부의 온도는 상기 시드(4) 형성시보다 높게 유지되도록 하며 압력은 10 내지 40 mTorr가 되도록 한다.
도 2는 불순물 이온의 농도 변화에 따른 그레인의 크기 변화를 도시한 그래프도로서, 인(P) 이온의 농도가 감소됨에 따라 그레인의 크기가 증가됨을 알 수 있다. 즉, 상기 도프 비정질 실리콘막(3B)에 함유된 인(P) 이온을 상기 제 1 및 제 2언도프 비정질 실리콘막(3A 및 3C)으로 확산시켜 전체적으로 분포되는 인(P) 이온의 농도를 감소시키는 동시에 반구형의 그레인이 형성되도록 하므로써 접촉(Contact) 및 리플래쉬(Reflash) 특성을 악화시키지 않으며 상기 그레인(5)의 크기를 극대화시킨다.
상술한 바와 같이 본 발명에 의하면 언도프 비정질 실리콘막, 도프 비정질 실리콘막 및 언도프 비정질 실리콘막을 다층 구조로 형성한 후 최상부에 형성된 언도프 비정질 실리콘막의 표면에 실리콘(Si) 시드를 형성하고 열처리하므로써 유효 표면적이 증대된다. 그러므로 본 발명을 이용하여 캐패시터의 전하저장전극을 형성하면 유효 표면적의 증대로 캐패시터의 정전 용량이 증가되며, 따라서 소자의 전기적 특성 및 신뢰성이 향상될 수 있는 효과가 있다.
Claims (5)
- 반구형 다결정 실리콘막 제조방법에 있어서,절연막이 형성된 실리콘 기판상에 제 1언도프 비정질 실리콘막, 도프 비정질 실리콘막 및 제 2언도프 비정질 실리콘막을 다층 구조로 형성하는 단계와,상기 단계로부터 최상부에 형성된 상기 제 2언도프 비정질 실리콘막의 표면을 세정시킨 후 상기 제 2언도프 비정질 실리콘막의 표면에 실리콘(Si) 시드를 형성하는 단계와,상기 단계로부터 상기 도프 비정질 실리콘막에 도핑된 불순물 이온이 상기 제 1 및 제 2언도프 비정질 실리콘막으로 확산되는 동시에 상기 시드에 의해 표면에 반구형의 그레인이 형성되도록 열처리하는 단계로 이루어지는 것을 특징으로 하는 반구형 다결정 실리콘막 제조 방법.
- 제 1항에 있어서,상기 언도프 비정질 실리콘막 및 도프 비정질 실리콘막은 인-시투 및 익스-시투 방식중 하나의 방식으로 형성되는 것을 특징으로 하는 반구형 다결정 실리콘막 제조 방법.
- 제 1항에 있어서,상기 언도프 비정질 실리콘막 및 도프 비정질 실리콘막은 SiH4및 Si2H6중 하나의 소오스 가스를 이용하여 형성하는 것을 특징으로 하는 반구형 다결정 실리콘막 제조 방법.
- 제 1항에 있어서,상기 열처리는 고진공 및 진공 상태에서 실시되는 것을 특징으로하는 반구형 다결정 실리콘막 제조 방법.
- 제 4항에 있어서,상기 고진공 상태는 10 내지 40 mTorr의 압력인 것을 특징으로 하는 반구형 다결정 실리콘막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970043846A KR100255153B1 (ko) | 1997-08-30 | 1997-08-30 | 반구형 다결정 실리콘막 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR19990020386A true KR19990020386A (ko) | 1999-03-25 |
| KR100255153B1 KR100255153B1 (ko) | 2000-05-01 |
Family
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|---|---|---|---|
| KR1019970043846A KR100255153B1 (ko) | 1997-08-30 | 1997-08-30 | 반구형 다결정 실리콘막 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9691982B2 (en) | 2014-07-14 | 2017-06-27 | Samsung Display Co., Ltd. | Method of manufacturing thin film transistor |
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1997
- 1997-08-30 KR KR1019970043846A patent/KR100255153B1/ko not_active IP Right Cessation
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