KR19990013909A - 사선으로 배열된 신호 단자들을 2차원으로 연장가능한 신호선들을 통해 접속하는 기능 블록을 구비한 반도체 장치 - Google Patents

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Abstract

다층 배선 구조물 (43) 은 기능 블록 (41) 의 신호 단자들 (44a-44h) 을 다른 기능 블록의 신호 단자들과 전기적으로 접속시키고, 상기 신호 단자들 (44a-44h) 은 기능 블록이 차지하는 영역을 정의하는 측선 (41b) 및 단선 (41a) 에 대해 사선으로 배열되어, 수직 상호 접속들 (45a-45h) 이 신호 단자들을 제 1 레벨 전도선 (46b) 및 제 2 레벨 전도선 (46a) 과 간섭 (interference) 없이 접속시키고, 따라서 수직 상호 접속들을 감소시키고, 그에 따라서 기능 블록간 영역을 감소시킨다.

Description

사선으로 배열된 신호 단자들을 2 차원으로 연장가능한 신호선들을 통해 접속하는 기능 블록을 구비한 반도체 장치
본 발명은 반도체 장치에 관한 것으로 특히, 선택적으로 기능 블록을 접속하기 위한 2 차원 연장가능 신호선을 구비한 반도체 장치에 관한 것이다.
반도체 집적 회로 장치는 다수의 기능 블록을 갖고, 논리셀은 각 기능 블록 내에 짜여진다. 논리셀이 기능 블록 내의 신호선들을 통해 이미 접속되었다고 하더라도, 한 기능 블록 내의 논리셀과 다른 기능 블록 내의 논리셀 사이에는 신호선이 없다. 이것은 기능 블록간의 신호 경로를 각각 결정하도록 설계자가 의도한 것이다.
일본 특개소 62-120042 호는 상기 기능 블록간의 전기 접속용 자동 배선 시스템을 개시하고, 도 1 은 상기 일본 특개소에서 개시된 예를 도시한다. 도면 부호 1, 2, 3 및 4 는 각각 기능 블록을 나타내고, 상기 기능 블록 (1 내지 4) 은 반도체 기판 상에서 집적화된다. 기능 블록 (1 내지 4) 은 신호 단자 (1a 내지 1d, 2a/2b, 3a/3b 및 4a/4b) 를 각각 갖고, 상기 신호 단자 (1a 내지 1d, 2a/2b, 3a/3b 및 4a/4b) 는 다층 배선 구조물 (5) 을 통해 선택적으로 접속된다.
다층 배선 구조물 (multi-layered wiring structure) (5) 은 제 1 레벨 전도선 (5a, 5b, 5c, 5d, 5e,5f 및 5g), 제 2 레벨 전도선 (5h, 5j, 5k, 5m, 5n, 5o, 5p 및 5r) 및 수직 상호접속 (6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6j, 6k 및 6m) 을 포함한다. 제 1 레벨 전도선 (5a 내지 5g) 은 제 2 레벨 전도선 (5h 내지 5r) 에 수직으로 연장되며, 레벨간 절연층 (도시되지 않음) 은 제 1 레벨 전도선 (5a 내지 5g) 및 제 2 레벨 전도선 (5h 내지 5r) 사이에 삽입된다. 따라서, 제 1 레벨 전도층 (5a 내지 5g) 및 제 2 레벨 전도층 (5h 내지 5r) 은 반도체 기판으로부터의 높이가 서로 다르다. 콘택트홀은 층간 레벨 절연층에 형성되고, 수직 상호 접속 (6a 내지 6m) 에 의해서 각각 플러그된다.
신호 단자 (1a, 1b 및 2a) 는 제 1 레벨 전도선 (5a/5c/5b) 에 각각 접속되고, 제 2 레벨 전도선 (5h/5j) 은 수직 상호접속 (6a/6d 및 6c) 을 통해 제 1 레벨 전도선 (5a/5b 및 5c) 에 접속된다.
다른 한편, 신호 단자 (1d/1c, 2b, 3a/3b 및 4a/4b) 가 제 2 레벨 전도선 (5q/5o, 5m, 5k/5n 및 5p/5r) 각각에 접속되고, 제 1 레벨 전도선 (5g/5f/5e 및 5d) 은 수직 상호접속 (6k/6m, 6j/6h, 6f/6g 및 6d/6e) 을 통해 제 2 레벨 전도선 (5q/5r, 5o/5p, 5m/5n 및 5j/5k) 과 각각 접속된다. 제 1 레벨 전도선 (5d) 은 수직 상호 접속 (6d) 과 배열하기 위해 굽혀진다.
신호 단자 (1a/1b 및 2a) 는 제 2 레벨 전도선 (5h 내지 5r) 에 평행하게 연장된 기능 블록 (1/2) 의 측선 (side line) 상에 배열되고, 다른 신호 단자들 (1c/1d, 2b, 3a/3b 및 4a/4b) 은 제 1 레벨 전도선 (5a 내지 5g) 과 평행하게 연장된 기능 블록 (1 내지 4) 의 단선 (end line) 상에 배열된다. 전도선 (5a 내지 5r) 은 연장 방향에 의존하는 제 1 레벨 및 제 2 레벨 상에 선택적으로 형성되며, 수직 상호 접속 (6a 내지 6m) 은 신호 단자들 (1a 내지 4b) 간의 전기 경로를 완성시킨다.
신호 단자들이 기능 블록의 단선 상에 배열될 때, 다층 배선 구조물은 도 2 에서 도시된 바와 같이 신호 단자들을 접속한다. 3 개의 기능 블록 (11, 12 및 13) 이 반도체 기판 상에서 집적화된다. 신호 단자들 (11a/11b/11c/11d, 12a/12b/12c/12d 및 13a/13b/13c/13d) 는 기능 블록 (11/12/13) 의 단선들을 따라서 각각 배열되고, 다층 배선 구조물 (14) 은 신호 단자들 11a 내지 11d 를 신호 단자들 12a 내지 12d, 13a 내지 13d 및 다른 기능 블록 (도시되지 않음) 의 신호 단자들과 선택적으로 접속시킨다. 다층 배선 구조물은 제 1 레벨 전도선 (15a/15b/15c/15d), 제 2 레벨 전도선 (16a/16b/16c/16d, 17a/17b/17c/17d 및 18a/18b/18c/18d) 및 수직 상호 접속 (19a/19b/19c/19d, 20a/20b/20c/20d 및 21a/21b/21c/21d) 을 포함한다. 신호단자들 (12a/12b/12c/12d) 는 제 2 레벨 전도선 (17a/17b/17c/17d) 에 각각 접속된다. 따라서, 기능 블록 (11) 은 전기 신호를 다층 배선 구조물 (14) 을 통해 기능 블록 (12/13/...) 에 공급한다. 이 경우, 신호 단자들 (11a 내지 11d, 12a 내지 12d 및 13a 내지 13d) 은 기능 블록 (11/12/13) 의 단선 상에만 형성되고, 제 2 레벨 전도선 (16a 내지 16d 및 17a 내지 17d) 은 신호 단자 (11a 내지 11d, 12a 내지 12d 및 13a 내지 13d) 에 접속된다.
다른 한편으로, 신호 단자들이 기능 블록의 측선 상에 배열될 때, 다층 배선 구조물은 도 3 에서 도시된 바와 같이 신호 단자들을 접속한다. 기능 블록 (31/32) 은 반도체 기판 상에서 집적화되고, 신호 단자들 (31a/31b/31c/31d 및 32a/32b/32c/32d) 은 기능 블록 (31/32) 의 측선 상에 배열된다. 다층 배선 구조물 (33) 은 신호 단자 31a 내지 31d 를 신호 단자 32a 내지 32d 및 다른 기능 블록 (도시되지 않음) 의 신호 단자와 접속시킨다.
다층 배선 구조물 (33) 은 제 1 레벨 전도선 (34a/34b/34c/34d), 제 2 레벨 전도선 (35a/35b/35c/35d) 및 수직 상호 접속 (36a/36b/36c/36d) 을 포함한다. 제 1 레벨 전도선 (34a 내지 34d) 은 신호 단자 (31a 내지 31d) 의 좌측단 및 신호 단자 (32a 내지 32d) 의 우측단에 접속되고, 수직 상호 접속 (36a 내지 36d) 을 통해 제 2 레벨 전도선 (35a 내지 35d) 에 접속된다. 제 2 레벨 전도선 (35a 내지 35d) 은 전기 신호를 다른 기능 블록 (도시되지 않음) 의 전기 단자로 전파시킨다.
이 경우에, 제 2 레벨 전도선들 (35a 내지 35d) 은 0.5 마이크론 (micron) 의 폭으로, 서로의 간격은 최소 간격 (G1) 이 1 마이크론이다. 수직 상호 접속용 (36a 및 36d) 스루 홀 (through-holes) 은 신호 단자 (31a 및 32d) 로부터 적어도 1 마이크론 간격이다. 신호 단자들 (31a 내지 31d 및 32a 내지 32d) 각각은 평방 0.5 마이크론×0.5 마이크론의 크기를 차지한다. 결과적으로, 기능 블록 (31) 을 다른 기능 블록 (32) 로부터 적어도 8 마이크론의 간격을 두는 것이 필요하다.
그러나, 신호 단자 (31e/31f/31g/31h 및 32e/32f/32g/32h) 가 기능 블록 (31/32) 에 각각 부가되면, 제 1 레벨 전도선 (34e/34f/34g/34h), 제 2 레벨 전도선 (35e/35f/32g/32h) 및 수직 상호 접속 (36e/36f/36g/36h) 은 다층 배선 구조물 (33) 내에 더 짜여진다.
신호 단자 (31e 내지 31h/32e 내지 32h), 제 2 레벨 전도선 (35e 내지 35h) 및 수직 상호 접속용 (36e 내지 36h) 콘택트홀은 신호 단자들 (31a 내지 31d/32a 내지 32d), 제 2 레벨 전도선 (35a 내지 35d) 및 수직 상호 접속용 (36a 내지 36d) 콘택트홀과 치수가 같다. 기능 블록 (31) 을 다른 기능 블록 (32) 로부터 적어도 14 마이크론의 간격을 둘 필요가 있다. 따라서, 간격 (G2) 은 기능 블록 (31/32) 의 측선 상에 배열된 신호 단자와 함께 증가한다.
종래 기술의 다층 배선 구조물은 다층 배선 구조물이 기능 블록간의 넓은 면적을 요구하는 문제에 부딪힌다. 신호 단자들이 증가할 때, 도 3 및 4 를 비교함으로써 이해되는 것처럼 문제가 심각해진다.
따라서, 본 발명의 중대한 목적은 그 배선 구조물이 단순하며, 종래 기술의 배선 구조물보다 더 좁은 점유 면적을 요구하는 반도체 장치를 제공하는 것이다.
도 1 은 일본 특개평 62-120042 호에서 개시된 종래 기술 배선 구조물을 도시한 평면도.
도 2 는 종래 기술 배선 구조물의 제 2 예를 도시한 평면도.
도 3 은 종래 기술 배선 구조물의 제 3 예를 도시한 평면도.
도 4 는 제 3 예보다 신호 단자들을 더 갖는 종래 기술 배선 구조물을 도시한 평면도.
도 5 는 본 발명에 따른 반도체 집적 회로 장치를 도시한 평면도.
도 6 은 본 발명에 따른 또다른 반도체 집적 회로 장치를 도시한 평면도.
도 7 은 본 발명에 따른 또다른 반도체 집적 회로 장치를 도시한 평면도.
도 8 은 기능 블록간에 배열된 배선 구조물을 도시한 평면도.
도 9 는 기능 블록간에 배열된 또다른 배선 구조물을 도시한 평면도.
* 도면의주요부분에대한부호의설명 *
1~4, 11~13, 31/32, 41, 51, 61, 71, 72, 90~92 기능 블록
1a~1d, 2a/2b, 3a/3b, 4a/4b, 11a~11d, 12a~12d, 신호 단자
13a~13d, 31a~31h, 32a~32h, 44a~44h, 75a~75d,
76a~76d, 90a~90d, 92a~92d
5a~5g, 15a~15d, 34a~34h, 46a, 50a, 77a~77d, 95a~95d 제 1 레벨 전도선
5h~5r, 16a~16d, 17a~17d, 18a~18d, 35a~35h, 46b, 제 2 레벨 전도선
50b/50c, 78a~78d, 96a~96d, 97a~97d
6a~6m, 19a~19d, 20a~20d, 21a~21d, 36a~36h, 45a~45h, 수직 상호 접속
52a~52h, 74a~74h, 98a~98d, 99a~99d, 100a~100d
5, 14, 33, 43, 50, 60, 74, 94 배선 구조물
G1 제 2 레벨 전도선들 사이의 최소 간격
Q 제 2 레벨 전도선들 사이의 간격
G2 기능 블록 사이의 간격
X X 축 방향
Y Y 축 방향
본 발명자는 다층 배선 구조물인 종래 기술의 문제점을 생각하고, 신호 단자 세트의 위치가 접속된 전도선의 연장 방향을 제한하는 것에 주목하였다. 예컨대, 신호 단자들 (1a/1b/1c 및 31a 내지 31d) 은 단지 기능 블록의 단선에 평행하게 연장된 전도선과 접속되고, 상기 신호 단자들 (1c/1d, 2b, 3a/3b, 4a/4b, 11a-11d, 12a-12d 및 13a-13d) 은 단지 기능 블록의 측선에 평행하게 연장된 전도선들과 접속된다. 설계자가 신호 경로 방향을 변화시킬 때, 설계자는 신호 단자에 직접 접속된 전도선에 수직인 전도선을 추가하고, 전술한 제한은 전도선을 증가시키고, 따라서 단일 경로에 의해 차지하는 영역도 증가시킨다. 본 발명자는 제한을 없앰으로써 좁은 면적을 차지하는 배선 구조물을 이룰 수 있다고 결론지었다.
상기 목적을 이루기 위해, 간접적으로 본 발명은 사선으로 배열된 신호 단자들을 제안하여, 신호 단자들이 상이한 레벨 상으로 연장된 전도선에 접속되는 것을 허용한다.
본 발명에 따라, 전기 신호들을 발생시키는 하나 이상의 기능 블록으로서, 상호 수직으로 된 제 2 가상선에 대하여 사선으로 연장되어 있는 제 1 가상선을 따라서 배열되며, 또다른 기능 블록과 전기적으로 소통하기 위해 사용되는 하나 이상의 기능 블록과, 상기 하나 이상의 기능 블록 및 또다른 기능 블록 사이에서 전기 신호를 전파하기 위한 제 1 신호 단자에 접속되어 있는 배선 구조물로서, 제 1 가상선에 대하여 사선으로 연장되어 있으며, 제 1 레벨로 배열된 제 1 전도선과, 제 1 레벨과 상이한 제 2 레벨 상에 배열되어 있으며, 제 1 가상선과 제 1 전도선 양자에 대하여 사선으로 연장된 제 2 전도선과, 제 1 신호 단자를 제 1 및 제 2 전도선에 선택적으로 접속하는 상호 접속을 포함하는 배선 구조물을 구비한 반도체 장치가 제공된다.
반도체 장치의 특징 및 장점은 첨부 도면과 함께 다음의 설명에서 명확하게 이해할 수 있다.
제 1 실시예
도 5 를 참고하면, 기능 블록 (41) 이 배선 구조물 (43) 과 함께 반도체 기판 (42) 상에서 집적화된다. 도 5 에서 도시되지 않았지만, 다수의 논리셀들이 기능 블록 (41) 을 형성하고, 상기 기능 블록 (41) 은 논리셀의 논리 시퀀스를 통해 소정의 작업을 수행한다. 기능 블록 (41) 은 일반적으로 한 쌍의 단선 (41a) 및 상기 단선 (41a) 에 수직한 한 쌍의 측선 (41b) 을 갖는 직사각형의 영역을 점유한다. 그러나, 기능 블록 (41) 의 단지 한 쿼터 (quarter) 만이 도 5 에 도시되고 단선 (41a) 중 하나 및 측선 (41b) 중 하나가 부분적으로 기능 블록 (41) 의 쿼터를 정의한다. 단선 (41a) 은 x 방향으로 연장되고, 측선 (41b) 은 y 방향으로 연장된다.
단선 (41a) 은 지그재그선을 통해 측선 (41b) 에 접속되고, 지그재그선은 직교 좌표계 x-y 에서 사선으로 연장된다. 먼저, 제 1 서브선들 (sub-lines) (41c) 은 x 방향으로 서로 떨어져 있고, 제 2 서브선들 (41d) 은 y 방향으로 서로 떨어져 있다. 제 1 서브선 (41c) 은 제 2 서브선 (41d) 과 택일적으로 접속되어, 단선 (41) 및 측선 (41b) 사이에서 사선으로 연장된 지그재그 선을 형성한다.
기능 블록 (41) 은 신호 단자들 (44a, 44b, 44c, 44d, 44e, 44f, 44g 및 44h) 을 더 포함하고, 논리셀들은 신호 단자들 (44a 내지 44h) 에 선택적으로 접속되어 배선 구조물 (43) 을 통해 다른 기능 블록 (도시되지 않음) 과 소통한다.
배선 구조물 (43) 은 수직 상호 접속들 (45a, 45b, 45c, 45d, 45e, 45f, 45g 및 45h), 제 1 레벨 전도선 (46a), 제 2 레벨 전도선 (46b) 및 다층 레벨간 절연 구조 (multi-layered inter-level insulating structure) 를 포함한다. 제 1 레벨 전도선 (46a) 은 y 방향으로 연장되고, 제 2 레벨 전도선 (46b) 은 x 방향으로 연장된다. 도 5 에서 도시되지 않더라도, 제 1 레벨간 절연층 (first inter-level insulating structure) 및 제 2 레벨간 절연층 (second inter-level insulating structure) 은 반도체 기판 (42) 상에 형성되며, 제 1 레벨간 절연층 및 제 2 레벨간 절연층은 신호 단자들 (44a 내지 44h) 과 제 1 레벨 전도선 (46a) 사이 및 제 1 레벨 전도선 (46a) 과 제 2 레벨 전도선 (46b) 사이에 삽입된다. 즉, 제 1 레벨 전도선 (46a) 은 제 1 레벨간 절연층 상으로 연장되며, 제 2 레벨 전도선 (46b) 은 제 2 레벨간 절연층 상으로 연장된다. 제 1 레벨간 절연층 및 제 2 레벨간 절연층은 다층 레벨간 절연 구조를 형성한다.
스루 홀은 다층 레벨간 절연 구조 내에서 형성되며, 신호 단자들 (44a 내지 44h) 은 각각 스루 홀에 노출된다. 스루 홀 각각은 제 1 레벨간 절연층 또는 제 1 레벨간 절연층 및 제 2 레벨간 절연층 양자만을 관통하며, 수직 상호 접속 (45a 내지 45h) 각각은 스루 홀을 채운다. 이러한 이유로, 수직 상호 접속 (45a 내지 45h) 각각은 관련된 신호 단자들을 제 1 레벨 전도선 (46a) 과 제 2 레벨 전도선 (46b) 혹은 그 양자와 접속한다. 따라서, 신호 단자들 (44a 내지 44h) 은 수직 상호 접속 (45a 내지 45h) 을 통해 제 1 레벨 전도선 (46a) 및 제 2 레벨 전도선 (46b) 과 선택적으로 접속된다. 결과적으로, 전기 신호는 신호 단자들 (44a 내지 44h) 로부터, y 방향과 x 방향 혹은 그 양자에서 전파되고, 수직 상호 접속 (45a 내지 45h) 은 종래 기술 배선 구조물보다 감소된다. 수직 상호 접속이 감소하는 것은 배선 구조물에 의해 점유된 영역을 좁게 하며, 본 발명에 따른 배선 구조물은 종래 기술 배선 구조물보다 단순하다.
제 2 실시예
도 6 은 본 발명을 구체화한 또다른 반도체 집적 회로 장치를 도시하며, 또다른 배선 구조물 (50) 이 상기 반도체 집적 회로 장치에 짜여진다. 기능 블록 51 은 기능 블록 41 과 유사하며, 신호 단자들은 상세한 설명없이 기능 블록 41 의 해당 신호 단자와 동일한 도면 부호로 한다. 신호 단자들 (44a 내지 44h) 은 배선 구조물 (50) 을 통해 또다른 기능 블록 (도시되지 않음) 의 신호 단자와 접속할 수 있다.
배선 구조물 (50) 은 제 1 레벨 전도선 (50a), 제 2 레벨 전도선 (50b/50c), 제 3 레벨 전도선 (50a) 및 수직 상호 접속 (52a 내지 52h) 을 포함한다. 비록 단지 제 1 레벨 전도선 (50aa) 이 도 6 에서 도시되더라도, 다른 제 1 레벨 전도선 (50a) 이 제 3 레벨 전도선 (50d) 아래로 연장되며, 이러한 이유로, 도 6 에서는 보이지 않는다. 제 1 레벨 전도선 (50a) 및 제 3 레벨 전도선 (50d) 은 x 방향으로 연장되며, 제 2 레벨 전도선 (50b/50c) 은 y 방향으로 연장된다. 배선 구조물 (50) 은 다층 레벨간 절연 구조 (도시되지 않음) 내에 싸이고, 다층의 레벨간 절연 구조는 신호 단자 (44a 내지 44h) 와 제 1 레벨 전도선 (50a) 사이에 삽입된 제 1 레벨 절연층, 제 1 레벨 전도선 (50a) 과 제 2 레벨 전도선 (50b/50c) 사이에 삽입된 제 2 레벨 절연층 및 제 2 레벨 전도선 (50b/50c) 과 제 3 레벨 전도선 (50d) 사이에 삽입된 제 3 레벨간 절연층을 갖는다.
스루 홀 (도시되지 않음) 은 다층 레벨간 절연 구조 내에 형성되고, 신호 단자들 (44a 내지 44h) 은 스루 홀에 각각 노출된다. 스루 홀은 수직 상호 접속들 (52a 내지 52h) 로 각각 채워진다.
신호 단자들 (44a 내지 44d) 과 관련된 스루 홀은 제 1 레벨간 절연층, 제 1 및 제 2 레벨간 절연층 또는 제 1, 제 2 및 제 3 레벨간 절연층을 관통하고, 신호 단자들 (44a 내지 44d) 은 제 1 레벨 전도선 (50a), 제 2 레벨 전도선 (50b) 과 제 3 레벨 전도선 (50d) 혹은 그 양자에 접속될 수 있다. 다른 한편으로, 신호 단자들 (44e 내지 44h) 과 관련된 스루 홀은 제 1 레벨간 절연층 또는 제 1 및 제 2 레벨간 절연층을 관통하고, 신호 단자들 (44e 내지 44h) 은 제 1 레벨 전도선 (50a) 과 제 2 레벨 전도선 (50c) 혹은 그 양자에 접속할 수 있다. 따라서, 전기 신호는 신호 단자들 (44a 내지 44h) 로부터 y 방향과 x 방향 혹은 그 양자에서 전파된다. 제 2 실시예를 수행하는 배선 구조물은 제 1 실시예의 모든 이점들을 얻는다.
제 3 실시예
도 7 은 본 발명을 구현하는 또다른 반도체 집적 회로 장치를 도시한다. 배선 구조물 60 은 배선 구조물 43 과 유사하고, 선들 (lines) 및 상호 접속들은 제 1 실시예의 해당 부분을 나타내는 동일한 도면 부호를 상세한 설명 없이 나타낸다. 배선 구조물 (60) 은 기능 블록 61 에 접속되고, 상기 기능 블록 61 은 제 2 서브선 (61a) 가 단선 (61b) 및 측선 (61c) 사이에서 사선으로 연장된 지그재그선의 부분을 형성하는 것을 제외하면 기능 블록 41 과 유사하다. 비록 다른 제 2 서브선 61b 가 제 2 서브선 41d 만큼 짧더라도, 제 2 서브선 61a 은 길게 늘어나고, 신호 단자들 (44a 내지 44h) 로부터 떨어져 있다. 제 1 서브선 61c 는 제 1 서브선 41c 만큼 짧고, 제 1 서브선 61c 는 제 2 서브선 61a/61b 에 선택적으로 접속된다. 제 1 서브선 61c 및 제 2 서브선 61a/61b 는 단선 61b 및 측선 61c 사이에서 사선으로 연장된 지그재그를 형성한다.
배선 구조물 60 은 제 1 실시예의 모든 이점을 얻는다.
예
배선 구조물 (43, 50 및 60) 중 어느 하나를 이용하면, 기능 블록이 이하에서 설명되는 바와 같이 접속된다.
도 8 은 제 1 예를 도시한다. 기능 블록 (71/72) 는 반도체 기판 (73) 상에서 다른 기능 블록 (도시되지 않음) 과 함께 집적화되며, 배선 구조물 74 는 도 5 에서 도시한 배선 구조물 43 과 유사하다. 신호 단자들 75a, 75b, 75c 및 75d 은 단선 71a 및 측선 71b 사이에서 사선으로 배열되며, 신호 단자들 76a, 76b, 76c 및 76d 는 단선 72a 및 측선 72b 사이에서 사선으로 배열된다.
배선 구조물은 수직 상호 접속 (74a/74b/74c/74d/74e/74f/74g/74h), 제 1 레벨 전도선 (77a/77b/77c/77d) 및 제 2 레벨 전도선 (78a/78b/78c/78d) 을 포함한다. 신호 단자들 (75a/75b/75c/75d) 은 수직 상호 접속 74a/74b/74c/74d 를 통해 제 1 레벨 전도선 (77a/77b/77c/77d) 및 제 2 레벨 전도선 (78a/78b/78c/78d) 양자에 각각 접속되고, 상기 신호 단자들 (76a/76b/76c/76d) 은 수직 상호 접속 74e/74f/74g/74h 를 통해 제 1 레벨 전도선 (77a/77b/77c/77d) 에 각각 접속된다. 따라서, 신호 단자들 75a 내지 75d 는 전기 신호를 제 1 레벨 전도선 (77a 내지 77d) 을 통해 신호 단자들 76a 내지 76d 과 접속되고, 제 2 레벨 전도선 (78a 내지 78d) 을 통해 다른 기능 블록 (도시되지 않음) 의 신호 단자들과 접속된다.
제 2 레벨 전도선 (78a 내지 78d) 은 서로 1 마이크론의 간격 (Q) 으로 떨어져 있고, 0.5 마이크론의 폭을 갖는다. 신호 단자 및 스루 홀 사이의 최소 간격은 1 마이크론이고, 인접한 신호 단자들 사이의 최소 간격 또한 1 마이크론이다. 신호 단자들 (75a 내지 75d/76a 내지 76d) 각각은 0.5 마이크론 × 0.5 마이크론이다. 수직 상호 접속 74a 내지 74d 및 수직 상호 접속 74e 내지 74h 는 측선 71b 의 좌측상에, 측선 72b 의 우측 상에 각각 배열되고, 수직 상호 접속 74a 내지 74d 및 수직 상호 접속 74e 내지 74h 사이에 어느 수직 상호 접속이라도 필요하다. 이러한 이유로, 배선 구조물 74 는 기능 블록 71 및 72 사이에 어떤 간격도 요구하지 않고, 기능 블록 71 은 기능 블록 72 에 인접하게 된다. 도 8 과 도 3 을 비교할 때, 본 발명에 따른 배선 구조물 (74) 은 단순하며, 종래 기술 배선 구조물보다 좁은 영역을 요구하는 것을 알 수 있다.
도 9 는 제 2 예를 도시한다. 3 개의 기능 블록 (90, 91 및 92) 은 단일 반도체 기판 (93) 상에 다른 기능 블록 (도시되지 않음) 과 함께 집적화된다. 배선 구조물 (94) 은 기능 블록 (90, 91 및 92) 과 다른 기능 블록을 전기적으로 접속한다. 기능 블록 (90, 91 및 92) 는 신호 단자들 (90a/90b/90c/90d, 91a/91b/91c/91d 및 92a/92b/92c/92d) 을 각각 갖는다.
배선 구조물 94 는 배선 구조물 43 과 유사하며, 제 1 레벨 전도선 (95a/95b/95c/95d), 제 2 레벨 전도선 (96a/96b/96c/96d 및 97a/97b/97c/97d) 및 수직 상호 접속 (98a/98b/98c/98d, 99a/99b/99c/99d 및 100a/100b/100c/100d) 을 포함한다. 신호 단자들 (90a - 90d) 은 수직 상호 접속 (98a - 98d), 제 2 레벨 전도선 (96a - 96d) 및 수직 상호 접속 (99a - 99d) 을 통해 신호 단자들 (91a - 91d) 에 접속되며, 차례로 제 1 레벨 전도선 (95a - 95d) 및 수직 상호 접속 (100a - 100d) 을 통해 신호 단자들 (92a - 92d) 에 접속되며, 이어서 제 2 레벨 전도선 (97a - 97d) 을 통해 다른 기능 블록 (도시되지 않음) 의 신호 단자에 접속된다. 따라서, 기능 블록 (90) 은 배선 구조물 (94) 을 통해 기능 블록 (91/92) 및 다른 기능 블록에 전기 신호를 공급한다.
도 9 를 도 2 와 비교하면, 종래 기술 배선 구조물 14 가 수직 상호 접속 6 세트를 필요로 하지만, 본 발명에 따른 배선 구조물 94 는 단지 수직 상호 접속 3 세트만을 필요로 한다. 따라서, 본 발명에 따른 배선 구조물은 종래 기술 배선 구조물 (14) 보다 단순하며, 기능 블록 (90 내지 92) 가 종래 기술에서보다 가깝게 할 수 있다.
상호 접속은 상이한 레벨 상의 전도선에 선택적으로 접속된다. 물론, 설계자는 상이한 레벨 상의 전도선 중 하나와 상호 접속을 접속할 수 없다. 본 발명에 따른 배선 배열은 예컨대 ASIC 등과 같은 세미커스텀 메이드 집적 회로 (semi-custom made integrated circuit) 에 적합하다.
앞의 설명으로부터 인식된 바와 같이, 본 발명에 따른 배선 구조물은 사선으로 배열된 신호 단자들을 갖고, 신호 단자들은 수직 상호 접속들이 신호 단자들과 서로 수직으로 연장된 전도선을 그 사이에 간섭없이 접속시키는 것을 가능하게 한다. 따라서, 수직 상호 접속은 배선 구조물을 단순하게 하고, 제조자가 기능 시계들 (function clocks) 을 고밀도로 배열하는 것을 가능하게 한다.
본 발명의 특정한 실시예들이 도시되고 설명되었지만, 여러 가지 변경 및 변형이 본 발명의 정신 및 범위에서 벗어나지 않고 이루어질 수 있다는 것이 상기 기술 분야에서의 전문가들에게는 명백할 것이다.
배선 구조물 50/60 각각이 배선 구조물 43 과 유사한 기능 블록 사이의 상호 접속을 위해 이용될 수 있다.
배선 구조물은 3 층상 전도선 이상을 가질 수도 있다.
제 1 레벨 전도선은 제 2 전도선에 대해 일정한 각도로 연장되고, 일정한 각도는 90 도가 아닐 수도 있다.

Claims (9)

  1. 전기 신호를 발생시키는 기능 블록으로서, 다른 기능 블록과 전기적으로 소통하기 위해 사용되는 제 1 신호 단자들 (44a-44h; 44e-44h; 75a-75d/76a-76d; 90a-90d/91a-91d/92a-92d) 을 갖는 다수의 신호 단자들을 포함하는 하나 이상의 기능 블록 (41; 51; 61; 71/72; 90/91/92), 및
    상기 전기 신호들을 상기 하나 이상의 기능 블록 및 상기 또다른 기능 블록 사이에서 전파시키기 위한 상기 제 1 신호 단자와 접속되는 배선 구조물을 구비하되 상기 배선 구조물은 제 1 가상선에 대해 사선으로 연장되며, 제 1 레벨 상에 배열된 제 1 전도선 (46b; 50a; 77a-77d; 95a-95d) 및
    상기 배선 구조물은 상기 제 1 가상선과 상기 제 1 전도선 양자에 대해 사선으로 연장되며, 상기 제 1 레벨과 상이한 제 2 레벨 상에서 배열되는 제 2 전도선 (46a; 50b; 78a-78d; 97a-97d) 을 구비하는 반도체 장치로서,
    상기 제 1 신호 단자들을 상기 제 1 및 제 2 전도선과 선택적으로 접속시키는 제 1 상호 접속들 (45a-45h; 52a-52h; 74a-74h; 98a-98d/99a-99d/100a-100d) 을 더 구비하며,
    상기 제 1 신호 단자들은 서로 수직인 제 2 가상선 (x/y) 에 대해 사선으로 연장된 상기 제 1 가상선을 따라 배열되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 전도선 (46b; 50a; 77a-77d; 95a-95d) 이 상기 제 2 가상선 (x) 중 하나에 평행하게 연장되며, 상기 제 2 전도선들 (46a; 50b; 78a-78d; 97a-97d) 이 상기 제 2 가상선들 중 다른 하나 (y) 에 평행하게 연장되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 하나 이상의 기능 함수 블록 (41; 51; 61; 71/72; 90/91/92) 은 일반적으로 상기 제 2 가상선 중 상기 하나 (x) 에 평행한 한 쌍의 단선 (end lines) (41a; 61b; 71a/72a), 상기 제 2 가상선의 상기 다른 하나에 평행한 한 쌍의 측선 (side lines) (41b; 61b; 71b/72b) 을 갖는 직사각형 영역을 차지하며, 상기 제 1 가상선은 상기 단선들 중 하나 및 상기 측선들 중 하나 사이로 연장되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 제 1 가상선이, 각 측선 (41b; 61b; 71b/72b) 보다 짧고, 상기 제 2 가상선 중 상기 하나 (x) 의 방향으로 서로 간격을 유지하는 다수의 제 1 서브선 (sub lines) (41c; 61c) 과 각 단선보다 짧고 상기 제 2 가상선 중 상기 다른 하나 (y) 의 방향으로 서로 간격을 유지하며, 상기 다수의 제 1 서브선과, 택일적으로 접속되는 다수의 제 2 서브선 (41d; 61b) 으로 구성된 지그재그선 상으로 연장되는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 다수의 제 2 서브선들 중 하나 (61a) 가 상기 다수의 제 2 서브선들 중 다른 것들 (61b) 보다 길다는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 제 1 상호 접속 (74e-74h) 중 하나 이상이 상기 제 1 전도선들 중 하나에 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제 1 상호 접속들 (45a-45h; 74a-74d; 99a-99d/100a-100d) 중 다른 하나가 상기 제 1 전도선들 중 하나 및 상기 제 2 전도선들 중 하나와 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 제 1 상호 접속들 (98a-98d) 중 하나 이상이 상기 제 2 전도선들 중 하나에 접속되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 제 1 레벨 및 상기 제 2 레벨과 상이한 제 3 레벨 상에 배열되고, 상기 제 1 전도선들 (50a) 과 평행하게 연장된 제 3 전도선 (50d), 및
    상기 다수의 신호 단자들의 제 2 신호 단자들 (44a-44d) 과 상기 제 1, 제 2 및 제 3 전도선들 (50a/50b/50d) 사이에 선택적으로 접속된 제 2 상호 접속들 (52a-52d) 을 더 구비하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8126519B2 (en) * 2007-08-31 2012-02-28 Hewlett-Packard Development Company, L.P. Housing for mobile computing device having construction to slide and pivot into multiple positions

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4197555A (en) * 1975-12-29 1980-04-08 Fujitsu Limited Semiconductor device
DE3584102D1 (de) * 1984-03-08 1991-10-24 Toshiba Kawasaki Kk Integrierte halbleiterschaltungsvorrichtung.
JPS62120042A (ja) 1985-11-20 1987-06-01 Fujitsu Ltd 自動配線方式
JPH0738414B2 (ja) * 1987-01-09 1995-04-26 株式会社東芝 半導体集積回路
JPS647650A (en) 1987-06-30 1989-01-11 Toshiba Corp Image reader
JP2965626B2 (ja) * 1990-06-25 1999-10-18 株式会社東芝 半導体集積回路
EP0466463A1 (en) * 1990-07-10 1992-01-15 Kawasaki Steel Corporation Basic cell and arrangement structure thereof
US5095325A (en) * 1991-02-14 1992-03-10 Peter Carstens Flash adaptor for adjusting the position of a flash relative to a camera while maintaining the flash in a constant angular orientation
JP3030991B2 (ja) * 1991-11-14 2000-04-10 日本電気株式会社 半導体集積回路
US5682107A (en) * 1994-04-01 1997-10-28 Xilinx, Inc. FPGA architecture with repeatable tiles including routing matrices and logic matrices
US5663677A (en) * 1995-03-30 1997-09-02 Lucent Technologies Inc. Integrated circuit multi-level interconnection technique
US5723883A (en) * 1995-11-14 1998-03-03 In-Chip Gate array cell architecture and routing scheme
US5894142A (en) * 1996-12-11 1999-04-13 Hewlett-Packard Company Routing for integrated circuits
JPH10335613A (ja) * 1997-05-27 1998-12-18 Mitsubishi Electric Corp 半導体集積回路装置

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