KR19990013650A - 융기된 소스 및 드레인을 갖는 트랜지스터의 제조 방법 및 이방법에 의해서 제조된 소자 - Google Patents

융기된 소스 및 드레인을 갖는 트랜지스터의 제조 방법 및 이방법에 의해서 제조된 소자 Download PDF

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Abstract

본 발명의 바람직한 실시태양은 종래기술의 단점을 극복하는 트랜지스터 구조물 및 이 트랜지스터의 제조 방법을 제공한다. 특히, 이 바람직한 구조물 및 방법은 유전체 층에 의해 기판으로부터 부분적으로 단리된, 융기된 소스 및 드레인을 사용하여 누전 및 접합 커패시턴스를 감소시킨다. 융기된 소스 및 드레인은 바람직하게는 트랜지스터 게이트를 제조하는데 사용된 물질과 동일한 물질의 층으로 제조된다. 트랜지스터를 제조하는 바람직한 방법에서는 게이트, 소스 및 드레인을 위한 영역에 게이트 물질 층을 정확히 패턴화시키기 위해 하이브리드 레지스트를 사용한다. 이어서 소스 및 드레인 영역은 성장하는 실리콘에 의해 기판에 접속된다. 이 바람직한 방법에 의해서 지나치게 많은 제작 단계가 없이도 개선된 트랜지스터 구조물이 제공된다.

Description

융기된 소스 및 드레인을 갖는 트랜지스터의 제조 방법 및 이 방법에 의해서 제조된 소자
본 특허 출원은 1997년 7월 17일자로 출원된, 발명의 명칭이 Method for Forming Sidewall Spacers Using Frequency Doubling Hybrid Resist and Device Formed Thereby인 미국 특허 출원 제 08/895,749 호(Docket No. BU9-97-036)의 일부계속출원이고, 1997년 7월 17일자로 출원된, 발명의 명칭이 Method of Photolithographically Defining Three Regions with One Mask Step and Self-Aligned Isolation Structure Formed Thereby인 미국 특허 출원 제 08/895,748 호(Docket No. BU9-96-149); 1996년 9월 16일자로 출원된, 발명의 명칭이 Low 'K' Factor Hybrid Photoresist인 미국 특허 출원 제 08/715,288 호(Docket No. FI9-96-055); 및 1996년 9월 16일자로 출원된, 발명의 명칭이 Frequency Doubling Photoresist인 미국 특허 출원 제 08/715,287 호와 관련되어 있다.
본 발명은 일반적으로 반도체 제조 분야에 관한 것이며, 더욱 특히는 융기된(raised) 소스(source) 및 드레인(drain)을 갖는 트랜지스터의 제조 방법에 관한 것이다.
반도체 소자의 제조에 있어서 비용 및 성능의 경쟁성을 유지하기 위해서 집적회로에서의 소자 밀도를 계속 증가시켜 왔다. 소자 밀도를 보다 용이하게 증가시키기 위해서 이들 반도체 소자의 최소 배선폭(feature size)을 감소시키는 신규한 기술이 계속 요구되어 왔다.
소자 밀도를 증가시키는 것에 대한 요구는 특히 전장 효과 트랜지스터(field effect transistor: FET)의 설계 및 제작과 같은 CMOS 기술에서 특히 강하다. FET는 거의 모든 유형의 집적회로(예를 들면 마이크로프로세서, 메모리 등) 설계에 사용된다.
전형적인 CMOS FET 설계에서의 문제점은 이 소자가 래치-업(latch-up)될 경향이 있다는 것이다. 래치-업은 집적회로의 요소들간의 바람직하지 않은 트랜지스터 작동으로 인한 잘 공지된 문제점이다. 이 바람직하지 못한 트랜지스터 작동은 다양한 사고에 의해 더욱 심화되며, 반도체 소자의 오작동을 유발할 수 있다.
래치-업은 일반적으로 현대의 CMOS 소자중 n-채널 소자와 p-채널 소자가 너무 가깝게 위치함으로써 유발된다. 예를 들면, p-형 기판상에 제작된 전형적인 CMOS 소자는 n-웰(또는 n-형 영역)내에 제작된 p-채널 소자와 n-웰과 단지 약간 떨어져 있는 p-웰(또는 p-형 영역)내에 제작된 n-채널 소자를 함유한다. 이 구조는 본질적으로 기생 측면 바이폴라(parasitic lateral bipolar) 구조(npn) 및 기생 수직(vertical) 바이폴라 구조(pnp)를 형성한다. 특정 바이어싱(biasing) 조건하에서, pnp 구조는 npn 구조에 베이스 전류를 제공할 수 있어서(또는 그 반대이다) 한 웰로부터 다른 웰로 다량의 전류를 흐르게 한다. 이 다량의 전류가 CMOS 소자를 손상시킬 수 있다.
CMOS 소자의 래치-업 경향은 몇가지 측면에서 논의될 수 있다. 그중 한 방법은 트랜지스터(npn 및 pnp)의 게인(gain) 또는 베타(beta)를 감소시킴을 포함한다. 이는 일반적으로는 트리거(trigger) 전압/전류를 감소시킴으로써 CMOS 소자의 래치-업 경향을 감소시킨다. 이때 트리거 전압/전류는 노드에 가해져 래치-업을 유도하는 전압/전류이다.
래치-업 경향을 최소화시키기 위해서 n-채널 소자와 p-채널 소자 사이에 얕은 트렌치 단리법(shallow trench isolation: STI)을 사용하여 왔다. 그러나, 소자 밀도가 계속 증가함에 따라 STI 깊이가 감소되는 경향이 있다. 이로 인해 래치-업 홀딩(holding) 전압이 감소된다. 래치-업 홀딩 전압 및 트리거 전압/전류가 현저히 감소되면, 즉 고온검사(burn-in) 전압보다 낮게 되면, 소자의 신뢰도가 부정적인 영향을 받을 수 있다.
FET를 광범위하게 사용할 수 있게 하는 기본 기술중 하나는 게이트 측벽 스페이서(gate sidewall spacer)를 사용하는 것이다. 전형적인 측벽 스페이서는 인터내셔널 비지네스 머신즈 인코포레이티드(International Business Machines, Inc.)에 양도된, 발명의 명칭이 Method for Forming a Narrow Dimensioned Region on a Body인 포기(Pogge)의 미국 특허 제 4,256,514 호에 개시된 바와 같이, 게이트 구조물에의 스페이서 물질의 동형(conformal) 침착 및 뒤이은 방향성 에칭(directional etch)에 의해 제조된다. 방향성 에칭에 의해서 모든 스페이서 물질이 수평 표면으로부터 제거되지만, 게이트 측벽에 스페이서가 남는다. 이 스페이서들은 본질적으로 게이트와 자기-정렬된다(self-aligned).
유감스럽게도, 측벽 스페이서가 보다 작은 치수로 되는데에는 한계가 있다. 예를 들어, 측벽 스페이서를 제조하는 전형적인 방법에 있어서 스페이서 제조 공정의 결과로 구조물의 모든 노출된 측벽에 스페이서가 생성된다. 특정 측벽에서 스페이서가 요구되지 않는 경우, 스페이서를 추가의 처리 단계에 의해 제거해야만 한다. 이 추가의 처리 단계는 자기-정렬되지 않기 때문에 원치않는 공정 변형을 추가로 해야 한다.
따라서, CMOS 소자의 래치-업 저항성을 증가시키기 위한 개선된 방법, 보다 낮은 누전 및 접합 커패시턴스를 갖고 표준 공정 및 구조물과 호환가능한 소스/드레인 영역의 제조 방법에 대한 요구가 존재한다. 또한 CMOS 소자에서 사용되는 측벽 스페이서를 제조하기 위한 개선된 방법에 대한 요구 역시 존재한다.
따라서, 본 발명은 트랜지스터 구조물을 제공하는데 사용되는 측벽 스페이서를 제조하기 위한 신규한 방법 및 종래 기술의 단점을 극복하기 위한 트랜지스터의 제작 방법을 사용한다. 특히, 이 바람직한 구조물 및 방법에서는 유전체 층에 의해서 기판으로부터 부분적으로 단리된 융기된 소스 및 드레인을 사용하므로 누전 및 접합 커패시턴스가 감소된다. 이 융기된 소스 및 드레인은 바람직하게는 트랜지스터 게이트를 제조하는데 사용되는 물질과 동일한 물질층으로부터 제조된다. 트랜지스터를 제조하는데 바람직한 방법에서는 게이트 물질층을 게이트, 소스 및 드레인을 위한 영역에 정확히 패턴화시키기 위해서 하이브리드 레지스트를 사용한다. 이어서 실리콘을 성장시킴으로써 소스 및 드레인 영역을 기판에 접속시킨다. 따라서 이 바람직한 방법에 의해서 과다한 제작 단계를 거치지 않고도 개선된 트랜지스터 구조물이 생성된다.
본 발명의 전술된 특성 및 기타 특성은 첨부된 도면에서 도시된 하기 본 발명의 바람직한 실시태양에 대한 상세한 설명으로부터 보다 명백히 알 수 있을 것이다.
본 발명의 바람직한 실시태양의 예는 첨부된 도면과 관련하여 기술될 것이다. 도면에서, 유사한 도면부호는 유사한 요소를 나타낸다.
도 1은 하이브리드 레지스트의 사용을 보여주는 개략적인 도면이다.
도 2는 노출량이 증가됨에 따라 포지티브 레지스트의 용해도가 증가하는 것을 도시하는 그래프이다.
도 3은 레티클(reticle) 라인 패턴이 프린트된 포지티브 레지스트에 대한 라인 패턴을 도시하는 그래프이다.
도 4는 노출량이 증가됨에 따라 레가티브 레지스트의 용해도가 감소하는 것을 도시하는 그래프이다.
도 5는 레티클 라인 패턴이 프린트된 네가티브 레지스트에 대한 라인 패턴을 도시하는 그래프이다.
도 6은 노출량의 함수로서의 하이브리드 레지스트의 용해도의 그래프이다.
도 7은 하이브리드 레지스트를 사용하여 기판상에 형성시킨 스페이스/라인/스페이스 패턴을 예시하는 그래프이다.
도 8은 다양한 노출 에너지에서 표준 네가티브 레지스트 배합물의 초점 거리(㎛)에 대해 라인 폭(linewidth)(㎚)을 플롯팅한 그래프이다.
도 9는 다양한 노출 에너지에서 본 발명의 하이브리드 레지스트의 초점 거리(㎛)에 대해 하이브리드 패턴의 네가티브 톤(tone) 라인의 라인 폭을 플롯팅한 그래프이다.
도 10은 본 발명의 하이브리드 레지스트에 도입된 포지티브 톤 용해 저해제(MOP)의 양에 대해 라인 폭(㎚)을 플롯팅한 그래프이다.
도 11는 표준 레지스트 배합물 및 본 발명의 하이브리드 레지스트 배합물을 사용할때의, 일정 라인 폭에 대해 초점 거리 범위의 비교 모델이다.
도 12는 본 발명의 하이브리드 레지스트 배합물을 사용할때 노출량(mJ)의 함수로서의 용해 속도(㎚/초)를 보여주는 그래프이다.
도 13은 본 발명의 하이브리드 레지스트 배합물을 사용하여 크롬 스페이스 폭의 함수로서의 라인 폭과 스페이스 폭을 보여주는 그래프이다.
도 14는 또다른 하이브리드 레지스트 배합물을 사용할때 노출량(mJ)의 함수로서의 용해 속도(㎚/초)를 보여주는 그래프이다.
도 15는 본 발명의 하이브리드 레지스트 배합물을 사용할 때 MOP 적재량의 함수로서의 스페이스 폭(㎛)의 변화를 보여주는 그래프이다.
도 16은 노출된(네가티브) 라인, 노출되지 않은(포지티브) 라인 및 스페이스 폭이 노출량에 대한 함수로서 플롯팅된, 본 발명의 하이브리드 레지스트 배합물의 응답을 보여주는 그래프이다.
도 17은 마스크(mask) 부분의 일례의 개략적인 도면이다.
도 18은 패턴화된 하이브리드 레지스트를 그 위에 갖는 웨이퍼 부분의 상면도이다.
도 19는 도 18의 선 19-19를 따라 취해진 웨이퍼 부분의 단면도이다.
도 20은 도 18의 선 20-20을 따라 취해진 웨이퍼 부분의 단면도이다.
도 21은 패턴화된 하이브리드 레지스트를 갖고 포지티브 톤 부분이 제거된 웨이퍼 부분의 상면도이다.
도 22는 도 21의 선 22-22을 따라 취해진 웨이퍼 부분의 단면도이다.
도 23은 도 21의 선 23-23을 따라 취해진 웨이퍼 부분의 단면도이다.
도 24는 바람직한 실시태양의 방법을 예시하는 흐름도이다.
도 25 내지 도 35는 바람직한 실시태양에 따라 제작된 웨이퍼 부분의 측단면도이다.
도 36은 CMOS 인버터(inverter)의 회로 도면이다.
도 37은 바람직한 실시태양에 따른 웨이퍼 부분상에 놓인 CMOS 인버터의 상면도이다.
도 38 내지 40은 바람직한 실시태양에 따라 제작된 웨이퍼 부분의 측단면도이다.
본 발명의 바람직한 실시태양은 종래기술의 한계를 극복하고, 자기-정렬되는 방식으로 선택적으로 측벽 스페이서를 형성하는 방법을 제공한다. 바람직한 실시태양에서는 이 측벽 스페이서를 사용하여 융기된 소스 및 드레인을 갖는, 성능이 증가된 전장 효과 트랜지스터를 보다 용이하게 제조한다. 바람직한 실시태양에서는 측벽 스페이서 영역을 한정하고 형성하기 위해서 포지티브 응답 및 네가티브 응답 뿐만 아니라 중간 응답을 나타내는 하이브리드 레지스트를 사용한다. 하이브리드 레지스트에 대해서는 바람직한 실시태양의 기술에 의해 설명할 것이다.
하이브리드 포토레지스트
바람직한 실시태양은 노출에 대해 포지티브 톤 및 네가티브 톤 응답을 동시에 갖는 포토레지스트 물질을 사용한다. 이 조합은 새로운 유형의 레지스트인데 이를 하이브리드 레지스트라 부른다.
하이브리드 레지스트는 화학 방사선에 노출되면 높은 강도의 방사선에 노출된 영역은 네가티브 톤 라인 패턴을 형성한다. 노출되지 않은 영역은 현상제에 대해 불용성을 유지하며 포지티브 톤 라인 패턴을 형성한다. 중간 세기의 방사선에 노출된 영역, 예를 들면 회절 효과에 의해 방사선 세기가 감소되는 에어리얼(aerial) 이미지의 가장자리 영역은 현상 동안에 레지스트 필름에 스페이스를 형성한다. 이 레지스트 응답은 레지스트의 독특한 용해 속도 성질의 표현이다. 노출되지 않은 레지스트는 현상되지 않고, 부분적으로 노출된 레지스트는 빠르게 현상되며, 많이 노출된 레지스트는 현상되지 않는다.
하이브리드 포토레지스트의 독특한 용해 속도 응답에 의해 단일 에어리얼 이미지가 종래의 레지스트의 경우에서처럼 단일 라인 또는 스페이스로서 프린트되기 보다는 스페이스/라인/스페이스의 조합으로서 프린트되게 된다. 이 레지스트의 주파수 이배화(frequency doubling) 능력으로 인해 종래의 노출 시스템이 보다 높은 패턴 밀도로까지 확장된다. 하이브리드 레지스트의 장점중 하나는 0.35㎛의 해상도에서 작동되도록 되어 있는 현재의 원자외선(DUV) 리쏘그래피 수단을 사용해서 0.2㎛ 이하의 라인 및 스페이스를 프린트할 수 있다는 것이다.
이러한 유형의 하이브리드 레지스트의 또다른 장점은 노출량 및 레티클 이미지 크기가 변화해도 스페이스 폭이 전반적으로 변하지 않는다는 것이다. 이로써 각 웨이퍼를 가로질러 웨이퍼의 한 배치에서 그 다음 배치로의, 각 칩내의 스페이스 폭에 대해 매우 정확한 이미지 제어가 가능하다.
또다른 장점은 본원의 하이브리드 레지스트는 주파수 이배화 능력을 갖기 때문에 최소 레티클 이미지 크기 요건이 완화된다는 것이다. 예를 들면, 종래의 레지스트로 0.2㎛의 이미지를 프린트하기 위해서는 일반적으로 0.2㎛의 레티클 이미지 크기가 필요하다. 하이브리드 레지스트의 경우, 레티클 이미지의 단일 가장자리에 의해서도 0.2㎛ 스페이스가 형성된다. 예를 들면 0.5㎛ 레티클 개구는 두 개의 0.2㎛ 스페이스 및 0.2㎛ 라인을 생성시킬 수 있다. 이러한 방식으로, 리덕션(reduction) 엑스-레이 또는 전자빔 리쏘그래피를 달성할 수 있다. 레티클 이미지 피치는 기판상에 프린트된 피치의 약 2배일 수 있다. 이는 광학 레티클의 이미지 크기 요건을 완화시키고 비용을 절감시키고 레티클의 수율을 개선시키는 장점을 추가로 갖는다. 종래 수단을 변형시키지 않고 그대로 사용하여도 0.2㎛ 이하의 라인 및 스페이스를 달성할 수 있다는 것이 하이브리드 레지스트의 장점이다.
노출량 및 레티클 크기가 변해도 스페이스 폭이 전반적으로 변하지 않기 때문에 스페이스 폭을 조절하는데 보다 큰 공정 관용도(latitude)가 허용된다는 것이 추가의 장점이다. 본 발명의 하이브리드 레지스트를 사용하면, 레티클 이미지 크기에서의 오류가 기판상에 프린트된 스페이스 폭에서 재생되지 않는다. 그 결과, 칩을 가로지른 스페이스 폭 변화가 최소화된다. 이는 광학, 엑스-레이 및 전자빔 노출 방법에서 가치가 높다. 레티클 이미지 크기의 변화가 통상적으로 기판에서도 재생되기 때문에 본 발명의 하이브리드 레지스트는 특히, 1x 레티클, 즉 통상적으로 기판상에 프린트된 이미지와 1 대 1 관계를 갖는 레티클을 필요로 하는 리쏘그래피 기술에서 유용하다.
따라서, 본 발명의 하이브리드 레지스트는 노출에 대해 포지티브 톤 응답과 네가티브 톤 응답 모두를 동시에 나타내는 포토레지스트 물질을 제공한다. 낮은 노출량에서는 포지티브 톤 응답이 지배적이고 높은 노출량에서는 네가티브 톤 응답이 지배적이다. 이 레지스트를 노출시켜 스페이스/라인/스페이스 조합을 생성시킬 수 있지만, 다른 레지스트를 노출시키면 단일 형태만을 얻을 수 있을 뿐이다. 도 2에는 노출량이 증가됨에 따라 포지티브 레지스트의 용해도가 증가되는 것을 보여주는 그래프가 도시되어 있다. 레티클 라인 패턴이 프린트된 포지티브 레지스트에 대한 라인 패턴이 도 3에 예시되어 있다.
다른 한편으로, 도 4에 예시된 바와 같이 네가티브 레지스트 시스템에서는 노출량이 증가함에 따라서 노출 영역의 용해도가 감소된다. 레티클 라인 패턴이 프린트된 네가티브 레지스트에 대한 라인 패턴이 도 5에 예시되어 있다.
본 발명의 하이브리드 레지스트에 있어서, 포지티브 톤 응답의 경우 회절 효과에 의해 노출 세기가 감소된 영역, 예를 들면 레티클 이미지의 가장자리 근처 영역에서는 용해도가 증가된다. 노출량이 증가함에 따라, 네가티브 톤 응답이 지배적이어서 보다 세게 노출된 영역에서 용해도의 감소가 야기된다. 도 6에는 하이브리드 레지스트에 있어서 노출량의 함수로서의 레지스트 용해도에 대한 그래프가 도시되어 있다. 레티클 라인 패턴을 기판상에 프린트시키면 도 7에 도시된 바와 같은 스페이스/라인/스페이스 패턴이 생긴다.
이러한 방식으로, 에어리얼 이미지는 주파수 이배화되어 표준 레지스트에 의해 수득될 수 있는 이미지의 2배 많은 이미지가 생성된다. 도 1은 포지티브 레지스트, 네가티브 레지스트 및 하이브리드 레지스트 사이의 이러한 현저한 차이를 도시한다. 도 1에서, 하이브리드 포토레지스트(140)는 기판(150)의 표면상에 침착되어 있다. 크롬 영역(130)을 갖는 마스크(120)를 사용하여 포토레지스트(140)의 일부를 방사선원으로부터 선택적으로 마스킹시킨다. 노출후, 포토레지스트(140)를 현상시키고 웨이퍼 표면을 세척함으로써 일부를 제거한다. 포토레지스트(140)의 본질 및 조성에 따라, 마스크(120)상의 크롬 영역(130)과 관련해 특정 패턴들이 포토레지스트(140)상에 형성될 것이다. 도 1에 도시된 바와 같이, 포지티브 포토레지스트는 크롬 영역(130)에 상응하는 영역을 남길 것이다. 네가티브 포토레지스트는 크롬 영역(130)에 상응하는 영역이 기판(150)으로부터 제거된 패턴을 생성시킬 것이다. 하이브리드 포토레지스트 물질은 크롬 영역(130)의 가장자리에 상응하는 기판(150) 영역으로부터 포토레지스트 물질이 제거된 포토레지스트 패턴을 생성시킬 것이다.
주파수 이배화 하이브리드 레지스트는 전형적으로 포지티브 톤 레지스트 및 네가티브 톤 레지스트를 나타내는 성분을 사용하여 배합된다. 예를 들면, 이러한 것에는 산에 민감한 용해 저해 작용기, 가교결합제, 광산(photo-acid) 발생자(generator) 및 임의로 염기 첨가제 및 감광제로 부분적으로 변형된 폴리(하이드록시스티렌) 수지가 포함된다.
레지스트 배합을 변화시켜 최적 결과를 얻기 위한 빠른 포지티브 톤 반응 및 느린 네가티브 톤 반응을 달성할 수 있다. 또한, 포지티브 톤 성분을 노출후-소성(post expose bake: PEB) 온도에 비교적 민감하지 않은 것으로 선택하고, 반면에 네가티브 톤 성분을 노출후-소성 온도에 더 민감한 것으로 선택할 수 있다. 이러한 방법으로, 소성 온도에 따라 포지티브 및 네가티브 응답의 상대적 민감도를 변화시켜 목적하는 이미지 결과를 수득할 수 있다.
또한, 레지스트 배합을 변화시켜 상이한 크기의 스페이스 폭을 제공할 수 있다. 예를 들어, 폴리(하이드록시스티렌) 수지상의 용해 저해제의 양이 증가함에 따라, 프린트된 스페이스 폭은 더 작아진다(도 15). 이러한 방법을 사용하여 네가티브 톤 라인의 동초점 프린트 바이어스를 변형시킬 수 있는데, 포지티브 톤 용해 저해제 농도가 높을때 네가티브 톤 라인의 동초점 프린트 바이어스가 증가된다(도 10). 이는 프린트된 네가티브 톤 라인의 크기를 감소시켜 레지스트의 주파수 이배화 특성을 최적화시키는 몇몇 용도에서 바람직하다.
하이브리드 레지스트의 포지티브 및 네가티브 톤 기능의 상대적인 응답을, 노출 조건을 변화시킴으로써 변경시킬 수 있다. 예를 들면, 하이브리드 레지스트의 네가티브 톤 라인은 종래의 레지스트의 작용과 유사하게 노출량 및 레티클 크기에 따라 변한다. 따라서, 노출량이 증가함에 따라, 예를 들면 네가티브 톤 라인의 폭이 증가하고 스페이스는 동일한 크기를 유지하지만, 스페이스는 네가티브 라인에 가깝기 때문에 기판상의 새로운 위치로 옮겨진다. 이와 유사하게, 노출량 또는 레티클 크기를 변화시킴에 따라 포지티브 톤 라인의 크기를 변형시킬 수 있을 것이다.
또다른 예로서, 두가지 레티클을 사용하여 두가지의 개별적인 패턴을 한 레지스트에 프린트할 수 있을 것이다. 한 레티클을 많이 노출시켜 레지스트에 하이브리드 기능이 표현될 수 있게 한다. 또다른 레티클을 동일한 레지스트 필름에 보다 적게 노출시켜 그 부분의 레지스트에 포지티브 톤 기능만이 표현될 수 있게 한다. 이러한 효과는, 레티클이 보다 적은 양의 노출량이 요구되는 영역에서 화학 방사선의 부분 필터를 함유하는 경우에 단일 노출 공정에 의해 달성될 수 있다. 이로써 몇몇 소자 용도에 필요한, 보다 좁은 라인과 동시에 보다 넓은 스페이스가 프린트된다.
이 2단계 이미지화 방법의 변형에 있어서, 하이브리드 레지스트를 사용하여 표준 네가티브 톤 패턴을 생성시킬 수 있다. 레지스트 필름을 표준 네가티브 톤 레티클에 의해 이미지-지향 노출시키고, 소성시켜, 하이브리드 이미지를 형성한 후, 화학 방사선에 블랭킷(blanket) 노출시키고, 2차 노출후-소성 공정 없이 현상시킴으로써 표준 네가티브 톤 이미지를 얻을 수 있다. 이러한 방법은, 매우 좁은 라인이 프린트될 것이 요구되지만 높은 밀도의 이미지 피치는 요구되지 않는 게이트 전도체 회로의 제조와 같은 몇몇 용도에 있어서 바람직하다. 이러한 방법의 대안으로써, 레지스트를 이미지-지향 노출시킨 후 및 소성 시키기 전에 소량의 화학 방사선 에너지에 블랭킷 노출시킬 수도 있다. 이러한 방법의 가치는 용해 저해 보호기가 수지에 존재하는지의 여부와 포지티브 톤 응답이 온도 의존성인지에 달려있다.
이러한 용도에서 하이브리드 레지스트를 사용하는 장점은 하이브리드 레지스트의 네가티브 톤 라인이 도 9에 도시된 바와 같이 동초점에서 큰 프린트 바이어스를 나타낼 수 있다는 것이다. 달리 말하면, 하이브리드 네가티브 톤 라인에 대한 가장 큰 공정 관용도에서, 레지스트 이미지 크기는 레티클 이미지 크기보다 실질적으로 작다. 이는 도 8에 도시된 바와 같이, 보다 큰 레티클 크기에서는 에어리얼 이미지가 회절 효과에 의해서 덜 열화되기 때문에 종래의 포지티브 및 네가티브 톤 시스템에서 가능한 것보다 더 큰 초점 깊이가 가능하게 되므로 바람직하다. 이 프린트 바이어스는 크롬 라인의 가장자리가 스페이스로서 프린트된 결과이다. 실제로 스페이스는 에어리얼 이미지의 가장자리를 깍아서 종래의 네가티브 레지스트로 얻어질 수 있는 것보다 더 좁은 네가티브 라인이 프린트되도록 한다. 이는 하이브리드 레지스트의 주파수 이배화 특성의 표현이다.
네가티브 톤 라인의 프린트 바이어스를 최적화하는 레지스트 배합물을 설계할 수 있다. 예를 들면 포지티브 톤 용해 저해제의 적재량을 적절하게 선택함으로써 도 10에 도시된 특정 프린트 바이어스를 수득할 수 있다. 이론적으로는 다른 성분의 농도 및 반응성을 적당히 변화시킴으로써 포토레지스트 응답을 유사하게 변화시킬 수 있다는 것은 명백하다.
예를 들면, DUV 0.5NA 리쏘그래피 수단에 노출시킴으로써, 하이브리드 레지스트에 대한 동초점 프린트 바이어스는 도 8 및 9에 도시된 바와 같이(데이터를 당해 분야에 공지된 표준 계산법으로 계산하였음), 표준 네가티브 톤 레지스트에 대한 동초점 프린트 바이어스보다 0.11㎛ 더 클 수 있다. 이 차이를 2가지 방법으로 활용할 수 있다. 한 방법에서는 하이브리드 레지스트를 사용하여, 표준 레지스트를 사용할 경우와 동일한 레티클 이미지 크기를 사용하여 동일한 초점 및 노출 공정 관용도를 유지하면서도 더 작은 라인을 프린트할 수 있다. 또다른 활용 방법에서는 하이브리드 레지스트를 사용하여, 표준 레지스트를 사용할 경우보다 레티클 이미지 크기를 증가시키면서도 동일한 크기의 이미지를 프린트할 수 있다. 보다 큰 레티클 이미지를 사용하면 도 11에 도시된 바와 같이 회절 효과가 감소되어 초점 깊이가 더 커진다. 전자의 방법에서, 하이브리드 레지스트의 크기가 보다 작아짐에 따라 보다 높은 성능이 달성된다. 후자의 방법에서는 하이브리드 레지스트의 보다 큰 공정 관용도로 인해 보다 큰 수율이 달성된다.
최적의 결과를 얻기 위해 레지스트 배합물을 변화시켜 높은 광속의 포지티브 톤 반응 및 낮은 광속의 네가티브 톤 반응을 얻을 수 있다. 또한, 포지티브 톤 레지스트를 노출후-소성(PEB) 조건에 민감하지 않은 것으로 선택하여 포지티브 톤의 민감도 대 네가티브 톤의 민감도의 비가 변할 수 있게 하여 스페이스/라인/스페이스 조합의 비율을 변화시킬 수 있다.
스페이스/라인/스페이스 비율을 변화시키는 또다른 방법은 노출 수단의 레티클내에 그레이 스케일 필터(gray scale filter)를 사용하는 것이다. 그레이 스케일 필터는 방사선의 일부만을 레티클에 통과시켜 중간 노출 영역을 생성시킨다. 이로 인해 네가티브 톤 레지스트가 이러한 영역에서 작용하는 것이 방지되는데, 왜냐하면 노출량이 임계점에 절대로 도달할 수 없기 때문이다. 그러나, 포지티브 톤 레지스트는 여전히 작용하여 보다 넓은 스페이스를 생성시킨다. 이로써 몇몇 소자 용도에서 요구되는, 좁은 라인과 동시에 보다 넓은 스페이스가 생성된다.
하기 실시예는 주파수 이배화 레지스트 조성물의 예를 나타내지만, 당해 분야의 숙련자들이라면 이것이 본 발명의 많은 변형을 제한하는 것이 아님을 명백히 알 것이다.
본 발명에 사용하기에 적합한 포토레지스트 수지는 포토레지스트 배합물에서 중합체 수지로서 사용할 수 있는 임의의 염기-용해성 장쇄 중합체이다. 구체적인 예에는 (i) -OH기를 갖는 방향족 중합체, 예를 들면 텍사스주 코푸스 크리스티 소재의 훽스트 셀라니제(Hoechst Celanese)로부터 시판되는 폴리(4-하이드록시스티렌), 폴리(3-하이드록시스티렌)와 같은 폴리하이드록시스티렌; 매사츄세츠주 말보로 소재의 시플리(Shipley)로부터 시판되는 노볼락(Novolak) 수지; 및 페놀성 -OH기를 갖는 중합체, 예를 들면 페놀 포름알데히드 수지; (ii) 산기를 갖는 중합체, 예를 들면 에스테르 측쇄를 갖는 폴리메타크릴산; 및 (iii) 아크릴아미드기 유형의 중합체가 포함된다.
보호해제된(즉 일단 포지티브 톤 반응이 일어난) 형태의 중합체 수지는 염기에 용해성이고 금속을 함유하지 않는 암모늄 하이드록사이드, 테트라메틸암모늄 하이드록사이드, 및 테트라에틸 암모늄 하이드록사이드, 금속을 함유하는 포타슘 하이드록사이드 및 소디움 메타실리케이트의 수용액과 같은 현상제 용액에 혼화성이다. 바람직한 중합체 수지는 현상제 용액에서의 그의 용해도를 향상시키기 위해서는 약 1,000 달톤 내지 약 250,000 달톤, 가장 바람직하게는 약 1,000 달톤 내지 25,000 달톤의 평균 분자량을 갖는다. 그 예에는 p-하이드록시스티렌-말레산 무수물 공중합체, 폴리하이드록시스티렌-p-3급부틸-카르가나토스티렌 공중합체, 폴리(2-하이드록시스티렌), 페놀-포름알데히드 수지, 폴리메틸 메타크릴레이트-3급 부틸 메타크릴레이트-폴리메타크릴산 삼원공중합체, 폴리-4-하이드록시스티렌-3급 부틸 메타크릴레이트 공중합체, 방향족 고리상에 하나이상의 산에 불안정한 알킬 또는 아릴 치환체를 갖는 폴리(4-하이드록시스티렌), 방향족 고리상에 하나이상의 알킬 또는 아릴 치환체를 갖는 폴리(3-하이드록시스티렌) 또는 이들을 공중합체내에 다수의 부단위(subunit)로서 갖는 것들, 예를 들면 뉴욕주 뉴욕 소재의 마루젠 아메리카(Maruzen America)로부터 시판되는 PHM-C가 포함된다. PHM-C는 폴리(하이드록시스티렌) 부단위 및 비닐 사이클로헥산올 부단위 둘다를 약 99:1 내지 약 50:50의 범위로 포함한다. 가장 바람직한 폴리(하이드록시스티렌) 대 비닐 사이클로헥산올 부단위의 비는 약 90:10이다.
가교결합 조성물은 바람직하게는 테트라메톡시메틸 글리코우릴(파우더링크(Powderlink)) 및 2,6-비스(하이드록시메틸)-p-크레졸이다. 그러나, 다른 가능한 가교결합 조성물은 일본 특허 공개공보 제 1-293339 호에 개시된 바와 같은, 하기 화학식 1 내지 6의 화합물들, 이들의 유사체 및 유도체 뿐만 아니라, 에테르화된 아미노 수지, 예를 들면 메틸화 또는 부틸화 멜라민 수지(각각 N-메톡시메틸- 또는 N-부톡시메틸 멜라민) 또는 메틸화/부틸화된 글리콜-단위, 예를 들면 캐나다 특허 제 1 204 547 호에 개시된 바와 같은 하기 화학식 7의 화합물을 포함한다:
광산 발생자(PAG)에는 본원에서 참고로 인용된 미국 특허 제 4,731,605 호에 개시된 바와 같은 N-(트리플루오로메틸설포닐옥시)-비사이클로[2.2.1]헵트-5-엔-2,3-디카복스이미드(MDT), 오늄염, 방향족 디아조늄염, 설포늄염, 디아릴요오도늄염 및 N-하이드록시아미드 또는 N-하이드록시이미드의 설폰산 에스테르가 포함되나 이에 국한되지는 않는다. 또한 N-하이드록시-나프탈이미드(DDSN)의 도데칸 설포네이트와 같은 보다 약한 산을 발생시키는 PAG를 사용할 수도 있다.
가능한 염기 첨가제에는 디메틸아미노 피리딘, 7-디에틸아미노-4-메틸 쿠마린(쿠마린(Coumarin) 1), 3급 아민, 양성자 스폰지(proton sponge), 버버린(berberine) 및 BASF로부터 시판되는 플루로닉(Pluronic) 또는 테트로닉(Tetronic) 시리즈와 같은 중합체성 아민이 포함되나 이에 국한되는 것은 아니다. 또한, PAG가 오늄 염인 경우 테트라알킬 암모늄 하이드록사이드 또는 세틸트리메틸 암모늄 하이드록사이드를 사용할 수 있다.
사용가능한 감광제의 예에는 크리센, 피렌, 플루오란텐, 안트론, 벤조페논, 티오크산톤 및 안트라센, 예를 들면 9-안트라센 메탄올(9-AM)이 포함된다. 추가적인 안트라센 유도체 감광제는 본원에서 참고로 인용된 미국 특허 제 4,371,605 호에 개시되어 있다. 감광제는 산소 또는 황을 포함할 수 있다. 바람직한 감광제는 질소를 함유하지 않는 것인데, 왜냐하면 질소가 존재하면, 즉 아민 또는 페노티아진 기가 존재하면, 이들은 노출 공정 동안에 생성된 유리 산을 격리시켜 배합물이 감광성을 손실하는 경향이 있기 때문이다.
주조(casting) 용매를 사용하여 전체 조성물에 적당한 점조도(consistency)를 제공함으로써 기판 표면상에 이를 층이 너무 두꺼워지거나 너무 얇아지지 않게 도포시킬 수 있다. 주조 용매의 예에는 에톡시에틸프로피오네이트(EEP), EEP와 γ-부티롤락톤의 조합(GBL) 및 프로필렌글리콜모노에틸에테르 아세테이트(PM 아세테이트)가 포함된다.
하기 실시예에서는 상기 열거된 물질중 하나씩을 선택하였으나, 다양한 레지스트 부분을 위해서 다른 많은 조성물들을 선택할 수도 있다는 것을 알아야 한다. 가장 넓은 의미에서, 바람직한 실시태양의 방법 및 구조를 네가티브 톤 성분 및 포지티브 톤 성분으로 이루어진 임의의 하이브리드 레지스트를 사용하여 달성할 수 있다. 여기서, 포지티브 톤 성분은 제 1 화학선 에너지 수준에서 작용하고 네가티브 톤 성분은 제 2 화학선 에너지 수준에서 작용하며, 제 1 및 제 2 화학선 에너지 수준은 중간 화학선 에너지 수준에 의해 분리된다.
실시예 1
미네소타주 세인트폴 소재의 쓰리엠(3M)으로부터 시판되는 비이온성 플루오르화 알킬 에스테르 계면활성제인 FC-430을 350ppm 함유하는, 캘리포니아주 홀리스터 소재의 패시픽 팩 인코포레이티드(Pacific Pac, Inc.)로부터 시판되는 프로필렌-글리콜 모노메틸에테르 아세테이트(PM 아세테이트) 용매에 하기 (1) 내지 (4)의 조성물들을 용해시켰다:
(1) 10% 수소화되고 메톡시프로펜(MOP)으로 보호된 페놀기가 약 25% 함유되고 고체 함량이 81.2%인, 뉴욕주 뉴욕 소재의 마루젠 아메리카로부터 시판되는 폴리(하이드록시스티렌)(PHS);
(2) 고체 함량이 10.5%인, 오하이오주 센터빌 소재의 데이켐 랩스(Daychem Labs)로부터 시판되는 N-(트리플루오로메틸설포닐옥시)-비사이클로-[2.2.1]-헵트-5-엔-2,3-디카복스이미드(MDT);
(3) 고체 함량이 8.2%인, 코넥티컷주 댄버리 소재의 사이텍(Cytec)으로부터 시판되는 테트라메톡시메틸 글리쿠릴(파우더링크);
(4) 고체 함량이 0.1%인, 알드리치 케미칼 캄파니(Aldrich Chemical Company)로부터 시판되는 7-디에틸아미노-4-메틸 쿠마린 염료(쿠마린 1).
상기 용액을 0.2㎛ 필터에 통과시켰다. 헥사메틸-디실라잔이 칠해진 실리콘 웨이퍼상에 용액을 피복시키고 110℃에서 약하게 소성시켜 나노스펙(Nanospec) 반사 분광계에 의해 측정시 약 0.8㎛의 필름을 얻었다. 이어서 피복된 웨이퍼를, 소량으로부터 다량에 이르는 상이한 양의 매트릭스를 갖는 0.37NA(numerical aperture) 캐논 스태퍼(Canon stepper)에서 248㎚의 파장을 갖는 원자외선 엑시머 레이저 방사선에 노출시키고 110℃에서 90초동안 노출후-소성시켰다. 노출된 필름의 용해 속도를, 0.14 노르말(Normal) 테트라메틸암모늄 하이드록사이드(TMAH) 현상제로 일정 시간 동안 현상시킨 후 남아있는 필름의 두께로부터 계산하였다. 용해 속도 대 노출량간의 관계가 도 6에 도시되어 있다. 도 6에 도시된 바와 같이, 레지스트는 노출되지 않을 때에는 매우 낮은 용해 속도(약 2㎚/초)를 갖는다. 노출량이 증가함에 따라 용해 속도는 증가하여 약 50㎚/초에 도달한다. 용해 속도는 이 수준에서 약 1mJ 내지 약 3mJ의 투여량 범위내에서 비교적 일정하게 유지된다. 노출량이 더 증가되면, 네가티브 가교결합 화학이 우세하게 되어 용해 속도는 0에 가까운 수치로 떨어진다.
이 레지스트의 전형적인 리쏘그래피 응답이, 0.37NA의 248 DUV 스테퍼로 2㎛ 피치에서 폭 1㎛의 네스티드(nested) 크롬 라인을 갖는 마스크를 통해 레지스트를 노출시킨 결과를 보여주는 도 16에 도시되어 있다. 마스크내의 모든 크롬 라인 및 스페이스 조합이 레지스트상에 2개의 라인 및 2개의 스페이스(약 0.8㎛의 네가티브 톤 라인, 약 0.6㎛의 포지티브 톤 라인 및 약 0.3㎛의 두 개의 동일한 스페이스)으로서 프린트된다.
동일한 레지스트를 사용한 또다른 실험에서, MICRASCAN II 0.5NA DUV 스테퍼를 사용하여 단리된 크롬 스페이스를 하이브리드 레지스트 필름에 노출시킬 때, 크롬 스페이스 폭의 함수로서의 스페이스/라인/스페이스 측정치를 도 13에 도시된 바와 같이 플롯팅하였다. 이 도면에 도시된 데이터를 보면 라인 폭이 마스크상의 크롬 스페이스 폭에 상응하게 증가하지만 라인의 한쪽에서의 스페이스는 비교적 일정하게 유지된다는 것을 알 수 있다.
실시예 2
이 실험은 광산 발생자의 종류 및 다양한 성분의 상대적 양을 변화시키면 하이브리드 레지스트의 용해 속도 특성과 리쏘그래피 응답을 변화시킬 수 있음을 보여준다. 제 2 배합물을 실시예 1에서와 유사한 방식으로 제조하고 처리하나, 단 제 2 배합물은 하기 (1) 내지 (5)의 성분으로 이루어졌다:
(1) 고체 함량이 90.8%이고 MOP로 보호된 페놀기를 약 25% 갖는 PHS;
(2) 고체 함량이 1.3%인 트리페닐 설포늄 트리플레이트;
(3) 고체 함량이 7.8%인 파우더링크;
(4) 고체 함량이 0.1%인 테트라부틸 암모늄 하이드록사이드 염기; 및
(5) 충분량의 PM 아세테이트가 용매인 FC-430 계면활성제 350ppm에 용해된, 고체 함량이 18.9%인 용액.
그 결과 수득된 하이브리드 레지스트의 용해 속도가 도 14에 도시되어 있다. 곡선의 전체 모양은, 노출되지 않은 레지스트의 경우에는 용해 속도가 처음에는 작지만 약 5mJ까지는 증가하다가 약 7mJ 이상에서는 감소한다는 점에서 실시예 1의 하이브리드 레지스트의 것과 유사하다. 그러나, 절대 노출량 범위와 이 범위내의 용해 속도는 도 12에 도시된 것과 매우 다르다.
도 16은 하이브리드 레지스트 배합물이 MICRASCAN II DUV 0.5NA 스테퍼 수단에서 네스티드 크롬 라인 및 동일한 폭의 스페이스의 마스크를 통해 노출될 때 하이브리드 레지스트 배합물의 응답을 나타낸다. 네가티브 라인, 노출되지 않은 (포지티브) 라인 및 스페이스 폭을 마스크 치수에 대한 함수로서 플롯팅시켰다. 스페이스는 약 0.18㎛의 범위에서 비교적 일정하게 유지되는 반면에 두 라인은 모두 마스크 치수가 변함에 따라 변화한다.
실시예 3
본 실시예는 PHS의 보호 수준을 MOP에 의해 변화시킴에 따라 주파수 이배화된 이미지의 스페이스 폭을 변화시킬 수 있다는 것을 보여준다. 각각 24% 및 15%의 MOP를 적재한 2개의 상이한 PHS 로트를 사용하여 실시예 1의 하이브리드 배합물과 동일한 하이브리드 배합물을 제조하되, 단 두께가 약 0.5㎛인 필름을 얻기 위해서 총 고체 함량을 전체의 16%로 조정하였다. 이 2개의 원액으로부터 15 내지 24%의 평균 MOP 수준을 갖는 수개의 다른 배합물을 제조하였다. 웨이퍼를 피복시키고 110℃에서 약하게 소성시키고 MICRASCAN II DUV 0.5NA 스테퍼상에서 노출시키고 110℃에서 60초동안 노출후-소성시키고, 마지막으로 0.14N TMAH 현상제로 현상시켰다. 단리된 크롬 개구를 갖는 레티클을 하이브리드 레지스트 필름내에 프린트시켰다. 레지스트 이미지의 스페이스 폭을 측정하고 각각의 배합물을 제조하는데 사용된 PHS내의 평균 MOP 용해 저해제의 적재량의 함수로서 플롯팅하였다. 도 15에서 보는 바와 같이 스페이스 폭은 MOP 농도에 많이 의존한다는 것을 알 수 있다.
실시예 4
본 발명의 하이브리드 레지스트를 사용하여, PEB 후 및 현상전에 블랭킷 DUV 노출시켜 네가티브 톤 이미지화를 수행하였다.
실시예 2에 기술된 바와 같은 하이브리드 레지스트 배합물을 0.5NA DUV 노출 시스템상에 전기적 시험 패턴을 갖는 크롬 레티클로 이미지-지향 노출시켰다. 폴리실리콘의 2000Å 필름을 갖는 실리콘 웨이퍼(200㎜)를 기판으로 사용하여, 결과적으로 얻은 레지스트 이미지의 에칭된 패턴을 전기 탐침 기술에 의해 측정하였다. 노출후-소성 공정동안, 웨이퍼를 노출 수단(MICRASCAN II)내로 다시 순환시키고 등명한 유리 레티클을 사용하여 10mJ/㎠에 노출시켰다. 2차 노출후에는 노출후-소성 공정을 수행하지 않았다. 2차 노출의 목적은 1차 노출시 노출되지 않았던 레지스트를 웨이퍼로부터 제거하여, 현상후에 네가티브 톤 레지스트 패턴만을 남기는 것이다.
초기 이미지-지향 노출량은 17 내지 24mJ/㎠이었고 노출후-소성 온도는 90초동안 110℃였으며 현상 시간은 0.14N TMAH에서 100초였다. 표준 네가티브 톤 레지스트를 유사한 방법으로 처리하되, 대조용으로서 블랭킷 노출 단계를 생략하였다. 이 실험으로부터 얻은 전기적 데이터가 도 8 및 도 9에 나타나 있다. 당해 분야에 공지된 표준 방법을 사용하여 계산시, 표준 네가티브 레지스트에 비해 하이브리드 레지스트는 약 0.11㎛의 큰 동초점 프린트 바이어스를 나타내었다.
하이브리드 레지스트를 화학선 에너지에 노출시키면 완전 노출된 레지스트 영역은 네가티브 톤 라인 패턴을 나타내고 노출되지 않은 레지스트 영역은 포지티브 톤 패턴을 나타내며 중간량의 방사선에 노출된 영역은 용해성이 되어 현상 동안에 씻겨 제거된다. 도 17에는, 마스크 블록킹 쉐이프(mask blocking shape)(1702)를 함유하는 마스크(1700)의 예가 도시되어 있다. 하이브리드 레지스트가 웨이퍼상에 침착되고, 마스크(1700)를 통해 화학 방사선에 노출되고, 현상될 때, 마스크(1700)는 하이브리드 레지스트내에 연결된 또는 도넛 패턴을 생성시킨다. 이러한 접속된 패턴은 도 18, 19 및 20에 도시되어 있는데, 도 19는 도 18의 선 19-19선을 따라 취해진 웨이퍼의 단면도이고 도 20은 도 18의 선 20-20을 따라 취해진 웨이퍼의 단면도이다.
도 18은 하이브리드 레지스트가 침착되고, 블록킹 쉐이프(1702)를 함유하는 마스크(1700)를 통해 노출되고 현상된 웨이퍼 부분(1802)을 도시한다. 노출되지 않은 하이브리드 레지스트 부분(즉 마스크 쉐이프(1702)에 의해 블록킹된 내부 영역(1804))은 광활성을 유지하고 현상제에 불용성이고 포지티브 톤 라인 패턴을 형성한다. 고강도 방사선에 노출된 하이브리드 레지스트 부분(즉 마스크 쉐이프(1702)에 의해 블록킹되지 않은 외부 영역(1806))은 노출후-소성 동안에 완전히 가교결합되며 네가티브 톤 라인 패턴을 형성한다. 중간량의 방사선에 노출된 하이브리드 레지스트 부분(즉 마스크 쉐이프(1702)의 가장자리 아래의 영역)은 1차 노출후 현상제 용액에 용해성이 되어 현상 단계 동안에 용해되며 하이브리드 레지스트에 스페이스(1808)을 형성한다.
하이브리드 레지스트의 일부는 1차 노출동안에는 노출되지 않기 때문에 이들 영역은 광활성을 유지하며 포지티브 톤 레지스트 패턴을 형성한다. 따라서 웨이퍼를 블랭킷 노출시킴으로써 이들 포지티브 톤 레지스트 패턴을 중합시키고 현상 동안에 씻어 제거할 수 있다. 블랭킷 노출은 바람직하게는 낮은 노출량으로 노출시키거나 1차 노출 단계 동안에 노출되지 않은 레지스트 영역(즉 포지티브 톤 패턴)에 중간 응답을 생성시킬 만큼 충분히 짧은 시간동안 노출시킴으로써 행하는 중간 노출이다.
또다른 방법으로, 실온에서 순수 n-부틸 아세테이트의 용액을 사용하거나, 0.35N 노르말 테트라메틸 암모늄 하이드록사이드와 같은 강염기를 사용한 선택적 에칭에 의해 포지티브 톤 부분을 제거할 수 있다.
도 21, 22 및 23에는, 블랭킷 노출 및 현상된 후의 웨이퍼 부분(1802)이 도시되어 있는데, 도 22은 도 21의 선 22-22를 따라 취해진 웨이퍼 부분의 단면도이고, 도 23은 도 21의 선 23-23을 따라 취해진 웨이퍼 부분의 단면도이다.
블랭킷 노출에 의해서, 노출되지 않은(즉 마스크 쉐이프(1702)에 의해 블록킹된) 포지티브 톤 영역(즉 하이브리드 레지스트 부분(1804)(도 18, 19 및 20에 도시되어 있음)은 용해성이 되고 현상동안에 씻겨 제거된다.
바람직한 실시태양
바람직한 실시태양에서는 하이브리드 레지스트의 독특한 성질을 이용하여 전장 효과 트랜지스터를 제조한다. 특히 바람직한 실시태양에서는 종래 기술의 단점을 극복하는 융기된 소스 및 드레인 영역을 갖는 전장 효과 트랜지스터를 제조한다. 특히, 바람직한 실시태양의 트랜지스터는 소스 및 드레인 누전이 개선되어 그 결과 래치-업에 대한 개선된 저항성을 갖는다. 또한, 바람직한 실시태양에서는 하이브리드 레지스트를 사용하여 정밀도 및 일관성이 높은 트랜지스터를 제조한다.
바람직한 실시태양에서는 기판상에 형성된 융기된 영역상에 트랜지스터의 소스 및 드레인이 형성된다. 특히, 바람직한 실시태양에서는 트랜지스터 게이트를 형성하기 위해서 침착된 물질(예를 들면 폴리실리콘)과 동일한 물질층에 소스 및 드레인이 형성된다. 상기 소스 및 드레인 영역을 형성하고 기판으로부터 단리시킴으로써 개선된 성능을 갖는 트랜지스터를 제조할 수 있다. 이러한 개선점에는 접합 영역을 감소시켜 접합 커패시턴스 및 접합 누전을 감소시키고 소자들간에 보다 큰 단리 영역을 허용함으로써 래치-업 저항성을 개선시키고 국부 상호접속부로서 작용할 수 있는 융기된 영역을 제공함이 포함된다. 또한 융기된 소스/드레인이 게이트와 동일한 높이를 갖게 함으로써 접촉 공정을 보다 쉽게 할 수 있다.
전장 효과 트랜지스터를 형성하는 바람직한 방법에서는 측벽 스페이서를 형성하는 신규한 방법을 사용한다. 이 신규한 방법에서는 스페이서를 특정 측벽상에 선택적으로 형성시키되 다른 측벽상에는 형성되지 않게 한다. 이 신규한 방법에서는 하이브리드 레지스트의 독특한 성질을 이용하여 완전 자기-정렬 방식으로 이러한 측벽 스페이서들을 선택적으로 형성하면서도 마스크 레티클을 통한 추가의 노출이 필요없게 한다.
도 24에는, 융기된 소스 및 드레인 영역을 포함하는 전장 효과 트랜지스터(FET)를 제조하기 위한 방법(2400)이 도시되어 있다. 첫 번째 단계(302)는 FET를 제작하기 위한 웨이퍼를 제조하는 것이다. 이는 전형적으로 얕은 트렌치 단리부(STI)와 같은 단리부의 형성; 웰의 이식; 게이트 산화물의 성장; 게이트 물질(폴리실리콘과 같은 적합한 전도체)의 침착 및 하드마스크(적합하게는 질화물과 같은 무기 물질)의 침착을 포함한다.
바람직한 실시태양에서, 침착된 하드마스크의 깊이는 측벽 스페이서가 게이트 물질 그 자체내에 에칭되지 않고 충분히 에칭되도록 깊어야 하는데, 이는 이후에 단계(326)과 관련하여 추가로 설명될 것이다.
추가로 설명될 바와 같이, 게이트 산화물 층은 게이트 유전체로서 작용하는 외에도 융기된 소스 및 드레인 영역을 기판으로부터 단리시키는데에도 사용된다.
STI 영역을 바람직하게는 관련 출원인, 발명의 명칭이 Method of Defining Three Regions Using a Single Masking Step and Devices Formed Thereby인 미국 특허 출원 제 08/895,748 호(Attorney Docket No. BU9-96-149)에 기술된 바와 같이 하이브리드 레지스트의 독특한 성질을 사용하여 형성시키지만 단리 영역을 형성시키는 또다른 임의의 적합한 방법을 사용할 수도 있다.
이후에 보다 상세하게 설명될 바와 같이, 바람직한 실시태양의 소스 및 드레인 영역은 침착된 폴리실리콘내에 기판상에 형성된다. 소스 및 드레인이 산화물에 의해 기판으로부터 분리되기 때문에, 소자를 단리시키는데 보다 적은 STI가 사용될 수 있다. 특히 종래 방법에서는 STI가 게이트 채널 폭 및 소스 및 드레인 영역을 한정하므로, STI 영역이 모든 소자의 거의 모든 구조상에 형성될 것이 요구된다. 바람직한 실시태양에서는 소스 및 드레인 영역이 기판으로부터 단리되기 때문에, STI는 소자 채널 폭을 한정짓는 게이트 말단상의 작은 섬(island)에서만 필요하다. 이로써 STI 제작 공정이 단순해지고 소자 밀도가 증가된다.
특히, 바람직한 실시태양에서는 기판(P-웰 또는 N-웰)에 대한 접촉 면적이 감소됨으로 인해, 소자들 사이의 스페이스가 더 작아질 수 있다(특정 영역에서). 전형적으로, 래치-업은 NFET를 PFET로부터 단리시키는데 얼마나 많은 스페이스가 필요한가를 좌우한다. 소스/드레인 영역의 많은 부분이 상기와 같고 기판으로부터 분리된 바람직한 실시태양에서는 소자들 사이의 스페이스가 크다(접합부에서 접합부로 측정할 때). 이로써 회로 밀도가 증가되고 래치-업 문제가 없어진다. 밀도는 그 대신에 전형적으로 접촉에 의해서만 제한된다. 단리된 융기된 소스/드레인에 의해 형성된 국부 상호접속부의 장점에 의해 또한 회로 밀도가 증가할 것이다.
그 다음 단계(304)는 전술된 하이브리드 레지스트 배합물중 하나의 하이브리드 레지스트를 침착시키는 것이다. 이어서, 단계(306)에서는 하이브리드 레지스트를 게이트 측벽 영역을 한정짓는 쉐이프를 갖는 마스크를 통해 노출시킨다. 바람직한 실시태양에서는, 마스크 쉐이프는 게이트 측벽 영역에 상응하는 가장자리를 포함하여 하이브리드 레지스트의 이러한 영역들이 중간량의 노출에 노출되게 한다. 노출 동안에 블록킹되지 않아서 완전 노출된 하이브리드 레지스트 영역은 가교결합되고 네가티브 톤 패턴을 형성한다. 노출동안에 블록킹된 하이브리드 레지스트 영역은 노출되지 않고 광활성인 상태를 유지하므로, 포지티브 톤 패턴을 구성한다. 이어서 단계(308)에서는 노출된 하이브리드 레지스트를 현상시킨다. 이로써 중간 노출 영역이 현상제로부터 제거되어 하이브리드 레지스트내에 게이트 측벽 스페이스가 형성된다.
하이브리드 레지스트를 사용하는데 있어서의 장점은 0.35㎛ 해상도를 갖도록 설계된 현재의 원자외선(DUV) 리쏘그래피 수단을 사용해서 마스크 쉐이프의 가장자리 아래에 형성된 중간 게이트 측벽 스페이스를 폭 0.2㎛ 미만으로 형성시킬 수 있다는 것을 알아야 한다. 따라서, 하이브리드 레지스트내의 스페이스를 한정짓는 마스크 쉐이프의 가장자리를 사용함으로써, 보통의 리쏘그래피가 허용하는 것보다 더 작은 치수의 라인을 생성시킬 수 있다. 하이브리드 레지스트 스페이스의 바람직한 폭은 0.1 내지 0.3㎛이고, 가장 바람직하게는 약 0.2㎛이다.
도 25에는 웨이퍼 부분(2500)이 도시되어 있다. 웨이퍼 부분은 단계(302)에 따라서, 미리 형성된 2개의 얕은 트렌치 단리 영역(2402), 게이트 산화물의 층(2404), 게이트 물질층(2406) 및 하드마스크 층(2408)을 갖는다. 하이브리드 레지스트는 단계(304) 내지 단계(308)에 따라서 침착되고 마스크 부분(2500)을 통해 노출되고, 현상된다. 마스크 부분(2500)은 하이브리드 레지스트를 노출동안에 블록킹시키는 2개의 블록킹 쉐이프(2502 및 2504) 및 비-블록킹 쉐이프(2506)를 포함한다. 따라서, 블록킹 쉐이프(2502 및 2504)의 가장자리 아래에 있는 하이브리드 레지스트의 영역은 중간량의 노출에 노출되고, 용해성으로 되며 현상 동안에 씻겨져 제거된다. 이는 하이브리드 레지스트내에 게이트 측벽 스페이스(2520)을 형성한다.
또한, 단계(306)에서 노출되지 않은 하이브리드 레지스트 부분(즉 블록킹 영역(2502 및 2504) 아래의 영역)은 현상제에 불용성이고 하이브리드 레지스트의 포지티브 톤 패턴(2522 및 2524)을 형성한다. 고강도 방사선에 노출된 하이브리드 레지스트 부분(즉 비-블록킹 쉐이프(2506) 아래의 영역)은 하이브리드 레지스트의 네가티브 톤 라인 패턴(2526)을 형성한다.
이렇게 하이브리드 레지스트가 패턴화되면 그 다음 단계(310)에서는 하이브리드 레지스트내의 스페이스를 통해 하드마스크를 에칭시킨다. 에칭을 바람직하게는, NF3및 아르곤 또는 CHF3및 O2로 질화물 반응성 이온 에칭에 의해 수행할 수 있지만, 하이브리드 레지스트의 포지티브 톤 부분과 반응하지 않고서 하드마스크를 제거할 수 있는 임의의 적합한 에칭 공정을 사용할 수 있다. 도 26에는 스페이스(2520) 아래에 에칭 제거된 하드마스크(2408)를 갖는 웨이퍼 부분(2500)이 도시되어 있다.
그 다음 단계(312)는 하이브리드 레지스트를 블랭킷 노출시키고 현상시키는 것이다. 블랭킷 노출은 바람직하게는, 낮은 에너지 노출량으로 노출시키거나, 1차 노출 단계에서 노출되지 않은 레지스트 영역(즉 포지티브 톤 패턴)에 대해 중간 응답을 생성시키기에 충분히 짧은 시간동안 노출시킴에 의한 중간 노출이다. 이 단계로 인해 하이브리드 레지스트의 포지티브 톤 패턴이 용해성으로 되고 씻겨 제거되어지며, 하이브리드 레지스트의 네가티브 톤 패턴이 남는다. 도 27에는 포지티브 톤 패턴(2522 및 2524)가 현상되어 제거된 웨이퍼 부분(2500)이 도시되어 있다. 이 절차는 하이브리드 레지스트의 네가티브 톤 패턴(2526)을 손상시키지는 않는다.
또다른 방법에서는, 포지티브 톤 부분을 실온에서 순수 n-부틸 아세테이트 용액을 사용하거나 0.35 노르말 테트라메틸 암모늄 하이드록사이드와 같은 강염기를 사용하여 선택적 에칭시킴으로써 제거할 수 있다. 이 용매는, 가교결합되므로 일반적으로 불용성인 네가티브 톤 영역과는 상관없이 포지티브 톤 영역을 선택적으로 제거할 수 있도록 변화한다. 다시, 이로써 질화물 에칭 공정을 통해 광활성이 되는 포지티브 톤 레지스트 영역과 관련한 문제점이 감소되며 추가의 공정 단계가 필요없게 된다.
그 다음 단계(314)는 잔류 하이브리드 레지스트 및 잔류 하드마스크를 통해 게이트 물질을 에칭시켜 게이트 물질 층내의 측벽 스페이서 계곡(trough)을 한정짓는 것이다. 이러한 에칭으로 인해서 게이트 물질층내에 가깝게 위치된 한쌍의 개구가 형성되며, 게이트 물질 층이 이 게이트를 구성하는 개구들 사이의 제 1 부분 및 소스 및 드레인을 구성하는 개구들에 인접한 제 2 부분으로 한정지어진다. 따라서, 게이트 물질층은 게이트 부분, 융기된 소스 부분 및 융기된 드레인 부분으로 한정지어진다. 이 에칭을 바람직하게는 염소/He/O2와 같은 할로겐/산소 혼합물을 사용하여 수행하지만 임의의 기타 적합한 에칭 공정을 사용해서도 달성할 수 있다. 이 단계에서는 게이트 측벽 계곡이 한정되는데, 이를 통해 하부 실리콘내에 이식물이 형성되고 측벽 스페이서가 형성될 수 있다.
도 28에는 게이트 물질층(2406) 및 게이트 산화물층(2404)에 측벽 계곡(2801 및 2802)이 형성된 웨이퍼 부분(2500)이 도시되어 있다. 측벽 계곡(2801 및 2802)에 의해 게이트 물질층(2406)이 3가지 영역, 즉 게이트 영역(2804), 융기된 소스 영역(2806) 및 융기된 드레인 영역(2808)으로 한정된다. 잔류 네가티브 톤 패턴(2526) 및 잔류 하드마스크층(2408) 둘다는 측벽 스페이서 계곡(2801 및 2802)을 형성하는 에칭 단계를 마스킹한다. 하이브리드 레지스트를 사용하여 측벽 계곡(2801 및 2802)이 한정되었기 때문에, 이들은 종래의 리쏘그래피가 허용하는 것보다 더 작게 형성될 수 있다. 이로써 종래의 방법에 의해 생성될 수 있는 것보다 더 작은 라인 크기를 갖는 측벽 스페이서 계곡(2801 및 2802)이 더 쉽게 생성될 수 있다. 이로써 이식물을 웨이퍼에 보다 정확하게 이식할 수 있다.
그 다음 단계(316)는 노출된 하드마스크를 제거하는 것이다. 이는 바람직하게는 질화물 및 산화물을 잔류 네가티브 톤 하이브리드 레지스트 패턴에 선택적으로 에칭시킴으로써 행한다.
도 29는 하이브리드 레지스트의 네가티브 톤 패턴(2526)에 의해 보호되지 않은 하드마스크 층(2408)의 노출부가 제거된 웨이퍼 부분(2500)을 도시한다.
그 다음 단계(318)는 잔류 네가티브 톤 하이브리드 레지스트를 제거하는 것이다. 이는 일반적으로는 플라즈마 레지스트 스트립(plasma resist strip)을 사용하여 레지스트를 스트리핑시킴으로써 수행한다. 이로써 전장 효과 트랜지스터 게이트상에 잔류 하드마스크가 노출된다. 도 30은 네가티브 톤 패턴(2526)이 제거되어 패턴화된 게이트 물질을 덮은 하드마스크(2408) 잔류 부분이 노출된 웨이퍼 부분(2500)을 도시한다.
그 다음 단계(320)는 게이트 가장자리 이식물을 형성하는 것이다. 바람직한 실시태양에서는 게이트의 가장자리에서 최소 이미지 크기의 측벽 계곡이 형성되기 때문에, 게이트 가장자리에서의 도핑을 조절하기 위한 매우 정확한 게이트 가장자리 이식물이 제조될 수 있다. 이와 대조적으로, 전형적인 동형 침착/방향성 에칭 측벽 스페이서를 사용하는 종래 기술에서는 추가의 마스킹 단계를 사용하지 않으면 게이트 가장자리에서의 도핑을 선택적으로 조절하는 능력이 제한된다. 특히, 종래 기술은 활성 영역 전체(게이트에 의해 블록킹된 부분은 제외)에 걸쳐 이식시킨 후, 측벽 스페이서를 형성시키고, 다시 활성 영역 전체(게이트 및 측벽 스페이서에 의해 블록킹된 부분은 제외)에 걸쳐 이식시키는 능력을 가질 뿐이다. 따라서, 게이트 가장자리에 첨가되는 모든 도판트는 전체 활성 영역에 걸쳐 첨가되어야 했다. 이로써 제조가능한 이식물의 유형이 심하게 제한되었다.
게이트 가장자리 이식물은 FET의 성능을 개선시키도록 설계된 임의의 유형의 이식물일 수 있다. 바람직한 실시태양에서, 약하게 도핑된 이식물이 형성된 후 할로(halo) 이식물이 형성된다. 약하게 도핑된 이식물은 바람직하게는 소스 및 드레인 영역과 동일한 종류의 물질로 된 도판트를 포함하며, 1×1013내지 5×1015이온/㎠의 도핑 밀도, 바람직하게는 약 1×1014이온/㎠의 도핑 밀도를 갖는다. 할로는 약하게 도핑된 이식물과는 반대되는 물질로 된 도판트를 포함하며 약하게 도핑된 이식물보다 약간 더 깊게 이식된다. 할로는 약하게 도핑된 이식물/기판 전송부에서 바탕(background) 도핑이 정상적인 경우에서보다 약간 더 커지게 한다.
약하게 도핑된 이식물은 소자 전류를 FET의 기판으로 채널링함으로써 FET의 작동을 개선시킨다. 할로는 단(short) 채널 효과(즉 임계 전압 롤오프(threshold voltage rolloff), 펀치쓰루(punchthru))를 감소시키도록 돕는다.
이와 대조적으로, 이식물을 활성 영역 전체에 걸쳐 이식시킬 수 밖에 없는 종래 기술에서는 어떤 이식물의 경우에서도 보다 큰 접합 커패시터를 생성시킴으로써 과다한 접합 커패시턴스를 생성시킨다.
도 31은 게이트(2804)의 가장자리에, 약하게 도핑된 이식물(3102) 및 게이트 가장자리 할로 이식물(3104)을 갖는 웨이퍼 부분(2500)을 도시한다. 이들 이식물의 폭은 하이브리드 레지스트 공정에 의해서 폴리실리콘 게이트 물질(2406)내에 형성된 측벽 스페이서 계곡(2801 및 2802)에 의해 한정되어진다. 따라서 게이트 가장자리의 약하게 도핑된 이식물(3102) 및 게이트 가장자리의 할로 이식물(3104) 둘다는 정확하게 한정되어진다.
그 다음 단계(322)는 측벽 산화물을 성장시키고 측벽 스페이서 계곡(2801 및 2802)내에 얇은 질화물 중단층(stop layer)을 침착시키는 것이다. 이후에 설명될 바와 같이, 이 단계는 선택적인 단계이지만, 평탄화 동안에 게이트 물질이 무심코 에칭되는 것을 방지하기 위해서는 바람직한 단계이다. 도 32는 측벽 스페이서 계곡(2801)에 형성된 측벽 산화물층(3202) 및 질화물 중단층(3204)을 갖는 웨이퍼 부분(2500)을 보다 가까이서 본 것이다.
이때까지의 공정을 요약하면, 하이브리드 레지스트는 FET에 3가지 영역, 즉 게이트를 포함하는 영역, 소스 및 드레인을 한정짓는 영역, 및 이들 사이의 계곡을 한정짓는데 사용되었다. 하이브리드 레지스트의 독특한 성질을 사용함으로써, 계곡을 형성시키는 공정 및 단일 레티클 노출 단계에 의한 자기-정렬된 공정으로 게이트 영역상에 하드마스크를 남겨두면서도 소스 및 드레인 영역으로부터 하드마스크를 제거하는 공정을 보다 쉽게 할 수 있다. 하드마스크가 게이트 영역상에만 남기 때문에 게이트측 측벽 계곡은 소스 및 드레인측 측벽 계곡보다 훨씬 더 깊다. 게이트 영역 꼭대기의 하드마스크와 더불어 이러한 깊이차 때문에, 게이트 측벽을 덮으면서도 융기된 소스 및 드레인의 측벽에는 생성되지 않는 측벽 스페이서를 보다 쉽게 형성할 수 있다.
따라서, 방법(2400)중 그 다음 단계(324)는 측벽 스페이서 물질을 동형 침착시키는 것이다. 이 물질은 이산화규소 또는 질화규소와 같은 임의의 적합한 유전성 물질을 포함한다. 도 33은 측벽 스페이서 물질층(3302)이 동형 침착된 웨이퍼 부분(2500)을 도시한다. 바람직한 실시태양에서는, 측벽 스페이서 물질은 이산화규소를 포함하지만 임의의 기타 적합한 물질을 포함할 수도 있다. 측벽 스페이서 물질층(3302)은 웨이퍼 전체에 걸쳐 동형 침착됨으로써 측벽 스페이서 계곡(2801 및 2802)을 채운다.
그 다음 단계(326)는 측벽 스페이서 물질을 방향성 에칭시킴으로써 게이트 측면상에 측벽 스페이서를 형성하는 것이다. 이 에칭은 바람직하게는 과-에칭(over-etch)인데, 이는 모든 측벽 스페이서 물질이 수평 평면으로부터 제거된 후에도 에칭을 계속하여 게이트를 덮는 잔류 하드마스크를 제거함을 의미한다. 바람직하게는, 방향성 에칭에 의해서, 소스 및 드레인측 측벽 계곡으로부터 모든 또는 거의 모든 측벽 스페이서 물질이 제거되는 반면 게이트측 측벽 스페이서 계곡상에는 측벽 스페이서가 남는다. 이 에칭을 바람직하게는 CHF3및 O2를 사용한 산화물 반응성 이온 에칭에 의해 수행할 수 있으나, 임의의 기타 적합한 산화물 에칭을 사용할 수도 있다.
이는, 게이트측 측벽 계곡의 깊이(이 깊이에는 게이트 물질 및 하드마스크 물질의 깊이 둘다가 포함됨)를 소스 및 드레인측 측벽 계곡의 깊이(이 깊이에는 게이트 물질의 깊이만이 포함됨)보다 더 깊게 함으로써 보다 쉽게 할 수도 있다. 이로써, 방향성 에칭에 의해 측벽 물질이 게이트 자체로부터 제거되기 전에 소스 및 드레인측 측벽 계곡으로부터 거의 모두 제거된다.
방향성 에칭으로 인해 모든 측벽 스페이서 물질이 잔류 하드마스크 꼭대기로부터 제거될 때 잔류 하드마스크는 에칭 제거됨을 주지하여야 한다. 하드마스크의 깊이는 측벽 스페이서 물질이 충분히 에칭될 정도여서 게이트 물질 그 자체내로 에칭되지 않고도 소스 및 드레인측 측벽 계곡으로부터 제거되도록 해야 한다.
일반적으로 소스 및 드레인측 측벽 계곡으로부터 모든 측벽 스페이서 물질을 제거하는 것이 바람직하기는 하지만, 기판과 융기된 소스 및 드레인들 사이의 접속이 여전히 유지될 수 있는 한 소량의 잔류물을 사용하여 에칭을 중단시킬 수 있다. 하드마스크 아래의 게이트 폴리실리콘 부분이 에칭 공정에 의해 무심코 에칭되지 않도록 에칭 공정을 수행하는데에는 주의를 기울여야 한다는 것을 알아야 한다. 특히, 에칭에 의해서 스페이서 물질이 제거됨에 따라 하드마스크 아래의 게이트 폴리실리콘의 측면이 노출될 수 있다. 측벽 스페이서 물질을 제거하는데 사용되는 에칭은 게이트를 에칭시킬 뿐만 아니라 게이트 구조물까지도 손상시킬 수 있다. 전술된 바와 같이, 이 문제를 피하는 바람직한 방법은 도 32에 도시된 바와 같이 단계(322)의 일부로서 측벽 스페이서 계곡내에 질화물 라이너(liner)를 형성함을 포함한다. 질화물에 대한 선택적인 에칭을 수행함으로써 하드마스크 아래의 폴리실리콘 게이트 물질 뿐만 아니라 폴리실리콘 소스/드레인 물질도 보존될 수 있다.
도 34는 측벽 스페이서 물질이 방향성 에칭되어 게이트 측면상에 측벽 스페이서(3402)를 형성한 상태의 웨이퍼 부분(2505)를 도시한다. 이 에칭으로 인해 하드마스크(2408) 부분도 제거되었다. 측벽 스페이서 스터브(stub)라고 불리는 측벽 물질(3404)의 작은 부분이 소스 및 드레인측 측벽 계곡에 남아있다. 전술된 바와 같이, 융기된 소스/드레인과 기판 사이에 전도 경로가 제공되는 한 이것이 허용된다.
그 다음 단계(328)는 실리콘을 웨이퍼상에 선택적으로 성장시키는 것이다. 이를 바람직하게는, 두께가 바람직하게는 500Å인 에피택셜형(epitaxial) 챔버에서 실리콘을 성장시킴으로써 수행한다. 이 공정은 실리콘을 실리콘 또는 폴리실리콘 표면상에서 성장하게 한다. 특히, 실리콘은 폴리실리콘의 융기된 소스 영역 및 융기된 드레인 영역의 노출된 상면 또는 측면에서 성장한다. 또한, 실리콘은 측벽 계곡을 통해 노출된 드레인측 기판 및 소스측 기판상에서 성장한다. 바람직하게는 소스측 기판 및 융기된 소스 영역 측벽상에서 성장하는 실리콘은 연결되어(bridged) 기판을 융기된 소스 영역에 접속시킨다. 이와 유사하게, 드레인측 기판 및 융기된 드레인 영역 측벽에서 성장하는 실리콘은 바람직하게는 확장되어 기판을 융기된 드레인 영역에 접속시킨다. 게이트를 덮는 하드마스크 및 게이트의 측벽을 덮는 측벽 스페이서는 실리콘이 거기에서 성장하지 못하게 한다는 것을 알아야 한다. 이로써 게이트가 쇼트-아웃(short out)되는 것이 방지되고 기판이 소스 및 드레인 영역 측벽에 접속될때까지 실리콘이 성장하게 된다.
도 35는 실리콘(3502)이 선택적으로 성장해 있는 웨이퍼 부분(25)을 도시한다. 실리콘(3502)은 융기된 소스 영역(2806) 및 융기된 드레인 영역(2808) 및 계곡(2801 및 2802)을 통해 노출된 기판(2500)을 포함한 모든 실리콘 표면상에서 성장한다. 바람직한 실시태양에 따라, 실리콘은 성장하여 계곡(2801)내의 노출된 소스측 기판을 융기된 소스 영역(2806)에 연결시킨다. 이와 유사하게, 실리콘은 성장하여 계곡(2802)내의 노출된 드레인측 기판을 융기된 드레인 영역(2808)에 연결시킨다. 실리콘이 성장함으로 인해 측벽 물질(3404)중 적은 부분이 연결되는데 이들은 융기된 소스 및 드레인 영역과 기판 사이의 접속을 방해하기에는 너무 작다는 사실을 알아야 한다.
방법(2400)의 다음 단계(330)는 성장한 실리콘과 폴리실리콘 물질을 패턴화시켜 인접한 전장 효과 트랜지스터의 다양한 요소들을 분리시키는 것이다. 특히 이 패턴화는 다양한 전장 효과 소자를 제조하는 성장한 실리콘 및 폴리실리콘의 영역을 한정짓는다. 이 패턴화를 바람직하게는, 포토레지스트층을 침착시키고, 포토레지스트를 패턴화시킨 후, 실리콘 및 폴리실리콘을 에칭시킴으로써 수행한다. 이 에칭을 바람직하게는 전체 소스/드레인 스택을 선택된 영역에서 에칭시키는 3단계의 반응성 이온 에칭을 사용하여 수행한다. 첫번째 단계는 산화물 및 질화물에 선택적인 화학종, 바람직하게는 HBr/HCl/O2를 사용하여 실리콘을 에칭시키는 것이다. 두 번째 단계는 폴리실리콘에 선택적인 화학종, 즉 바람직하게는 CHF3및 O2를 사용하여 질화물 및 산화물 층을 에칭시키는 것이다. 마지막 에칭 단계는 산화물에 선택적인 화학종인 HBr/HCl/O2를 사용하여 폴리실리콘을 에칭시킴으로써 그 아래에 있는 STI 또는 게이트 산화물을 중단시키는 것이다.
성장한 실리콘 및 폴리실리콘 물질을 패턴화시키는데 사용된 설계는 제작될 특정 회로 설계에 따라 많이 달라질 것이다. 예를 들면, 도 36에 전형적인 CMOS 인버터(3602)가 도시되어 있다. CMOS 인버터는 p-채널 FET(3604) 및 n-채널 FET(3606)을 포함한다. CMOS 인버터의 입력부는 P-FET(3604)와 N-FET(3606)의 게이트에 접속되어 있다. CMOS 인버터(3602)의 출력부는 P-FET(3604)의 드레인 및 N-FET(3606)의 소스에 접속되어 있다. P-FET(3604)의 소스는 Vdd에 접속되어 있다. N-FET(3606)의 드레인은 접지되어 있다.
도 37은 성장된 실리콘 및 폴리실리콘 물질이 어떻게 패턴화되어 CMOS 인버터(3702)를 구성하는지를 보여주는, 웨이퍼 부분(2500)의 상면도이다. 점선(3703)은 N-FET(3606)이 형성된 n-형 확산 영역을 보여주는 반면에 점선(3705)은 P-FET(3604)가 형성된 p-형 확산 영역을 보여준다. 영역(3703 및 3705) 밖의 영역은 얕은 트렌치 분리부를 구성하는데, 이는 바람직한 실시태양의 트랜지스터에서는 누전에 대한 증가된 저항력으로 인해 훨씬 더 작을 수 있다.
검은 선(3701)은 패턴화된 성장된 실리콘 및 폴리실리콘의 외부 주변부를 한정짓는다. 성장된 실리콘 및 폴리실리콘은 패턴화에 의해 파괴되어 부분(3702, 3704, 3706 및 3708)로 된다. 폴리실리콘의 부분(3702)는 P-FET(3604)의 게이트 및 N-FET(3606)의 게이트를 구성하며, CMOS 인버터의 입력부에 접속된다. 성장된 실리콘 및 폴리실리콘의 부분(3704)은 P-FET(3604)의 소스를 구성하며 Vdd에 접속되어 있다. 성장된 실리콘 및 폴리실리콘의 부분(3706)은 N-FET(3606)의 드레인을 구성하며 접지되어 있다. 성장된 실리콘 및 폴리실리콘의 부분(3708)은 P-FET(3604)의 드레인 및 N-FET(3606)의 소스를 구성하며, 출력부에 접속되어 있다.
나머지의 융기된 소스 및 드레인은 인접한 트랜지스터들간의 국부 상호접속부로서 작용한다는 것을 알아야 한다. 따라서, 단순히 트랜지스터들 사이에 게이트 전도체 폴리실리콘을 에칭시키지 않는 것만으로 이러한 트랜지스터를 접속시킬 수 있다. 이것은 추가적인 층 또는 부가적인 공정 단계 없이도 인접 소자를 접속시키는 효율적인 방법이다.
상기 방법은 성장된 실리콘 및 폴리실리콘을 바람직한 실시태양에 따라서 패턴화시킬 수 있는 방법중 단지 한 예일 뿐이라는 것을 알아야 한다. 예를 들면 P-FET(3604)의 드레인과 N-FET(3606)의 소스가 서로 접속되어 있지 않은 회로에서는, 패턴화를 시키면 부분(3708)이 추가로 파괴되어 P-FET(3604)의 드레인을 위한 부분 및 N-FET(3606)의 소스를 위한 부분으로 분리된다.
도 38은 성장된 실리콘 및 폴리실리콘이 인접한 FET의 소스 및 드레인 영역들사이에서 에칭된 후의 웨이퍼 부분(2500)의 단면도(도 37의 선 38-38을 따라 취해짐)이다.
그 다음 단계(332)는 잔류 하드마스크를 제거하는 것이다. 고온 인 에칭에 의해서나 CHF3/O2를 사용한 반응성 이온 에칭에 의해 하드마스크를 제거하는 것이 바람직하다.
도 39는 잔류 하드마스크가 제거되고 게이트 폴리실리콘(2804)이 노출 제거된 웨이퍼 부분(2500)을 도시한다. 잔류 하드마스크를 제거하는데 사용된 에칭에 의해서 하드마스크에 인접한 측벽 스페이서 부분도 제거된다.
그 다음 단계(334)는 소스 및 드레인 이식물을 각각의 융기된 소스 및 드레인 영역내로 이식시키는 것이다. 이 도핑은 바람직한 실시태양에서 소자 확산을 형성한다. 소스 및 드레인을 기판내에 형성시키는 종래 기술의 방법에서는 기판에 대한 커패시턴스 및 누전을 최소로 하기 위해서는 많은 복잡한 이식물이 필요하다. 그러나, 본원의 바람직한 실시태양에서는 누전 및 커패시턴스가 본질적으로 감소되고, 요구되는 이식물이 비교적 단순하다. 특히, 이 방법에서는 표준 N-형 및 P-형 소스/드레인 마스크를 통해 이식시킴으로써 바람직한 소스 및 드레인 이식물을 형성시킨다. 이 방법에 의해 N+ 및 P+ 도판트를 채널로부터 격리시키는데 어떠한 부가적인 스페이서도 필요없게 된다. 또한, 본원의 바람직한 실시태양에서는 접합 커패시턴스가 더 이상 문제가 되지 않기 때문에 N+ 및 P+ 이식물이 단순화된다. 바람직한 실시태양에서, 폴리실리콘 게이트는 소스 또는 드레인 이식물과 동시에 도핑된다.
도 40은 각각 융기된 소스 영역(2806) 및 융기된 드레인 영역(2808)에서 소스 이식물(3802)과 드레인 이식물(3804)이 형성된 웨이퍼 부분(2500)을 도시한다. 게이트(2804)는 또한 바람직하게는 이 공정 동안에 도핑된다. 이식물이 제조된 후, 게이트, 소스 및 드레인 영역과 접촉된 임의의 필요한 소자가 제조될 수도 있다.
따라서, 바람직한 실시태양에서는 하이브리드 레지스트의 독특한 성질을 이용하여 융기된 소스 및 드레인 영역을 갖는 전장 효과 트랜지스터를 형성한다. 바람직한 실시태양의 트랜지스터는 누전이 감소되고 래치-업에 대한 저항성이 높다. 바람직한 실시태양은 또한 감소된 접합 커패시턴스, 인접 소자에 대한 제한이 되는 래치-업 STI 스페이스의 제거로 인한 보다 큰 회로 밀도, 및 국부 상호접속부로서 융기된 소스/드레인의 사용으로 인한 밀도의 증가라는 장점을 갖는다.
본 발명을 특히 하이브리드 레지스트를 사용하여 융기된 소스 및 드레인 영역을 갖는 전장 효과 트랜지스터를 형성시키는 실시태양을 예로 들어 설명하였으나, 당해 분야의 숙련자라면 이 바람직한 실시태양을, 래치-업을 억제하고 회로 밀도를 증가시킬 필요가 있는 다른 용도에도 적용할 수 있고, 본 발명의 개념 및 범위를 벗어나지 않게 형태 및 그외 상세한 사항들을 다양하게 변화시킬 수 있음을 알 것이다. 예를 들면, 당해 분야의 숙련자라면 본 발명을 상이한 단리 기술(예를 들면 LOCOS, 리세스드 옥사이드(recessed oxide: ROX) 등), 웰 및 기판 기술, 도판트 유형, 에너지 및 화학종에도 적용할 수 있다는 것을 알 것이다. 본 발명의 개념을 다른 반도체 기술(예를 들면 BiCMOS, 바이폴라, 절연체상에서의 실리콘(SOI), 실리콘 게르마늄(SiGe))에도 적용할 수 있다는 것을 알아야 한다.

Claims (57)

  1. (1) 하이브리드 레지스트 층을 기판상에 침착시키는 단계;
    (2) 상기 하이브리드 레지스트 층을 다수의 쉐이프(shape)를 함유하는 마스크를 통해 노출시켜, 상기 하이브리드 레지스트의 제 1 부분을 제 1 노출 수준으로 노출시키고, 상기 하이브리드 레지스트의 제 2 부분을 제 2 노출 수준으로 노출시키고, 상기 하이브리드 레지스트의 제 3 부분을 제 3 노출 수준으로 노출시키는 단계;
    (3) 상기 하이브리드 레지스트 층을 현상시켜 상기 하이브리드 레지스트의 제 2 부분을 제거함으로써 상기 기판의 제 1 영역이 노출되게 하는 단계;
    (4) 상기 기판의 상기 제 1 영역을 에칭시켜 측벽 스페이서 계곡(sidewall spacer trough)을 형성시키는 단계;
    (5) 상기 하이브리드 레지스트의 상기 제 1 부분을 제거하고 상기 기판의 제 2 영역을 노출시키고 상기 하이브리드 레지스트의 제 3 부분이 상기 기판의 제 3 영역을 덮은 상태를 유지시키는 단계;
    (6) 상기 측벽 스페이서 계곡내에 측벽 스페이서 물질을 침착시키는 단계;
    (7) 상기 측벽 스페이서 계곡내의 상기 측벽 스페이서 물질을 방향성 에칭시킴으로써 상기 측벽 스페이서 물질이 실질적으로 상기 기판의 상기 제 2 영역의 측벽으로부터 제거되도록 하고 상기 측벽 스페이서 물질이 상기 기판의 제 3 영역의 측벽에는 남아있도록 하는 단계
    를 포함하는, 기판의 선택된 측벽상에 측벽 스페이서를 형성시키는 방법.
  2. 제 1 항에 있어서,
    하이브리드 레지스트의 제 1 부분을 제거하는 단계가, (1) 하이브리드 레지스트 웨이퍼를 블랭킷(blanket) 노출시킴으로써 하이브리드 레지스트의 제 1 부분을 용해성으로 만드는 단계; 및 (2) 하이브리드 레지스트의 제 1 부분을 현상시켜 제거하는 단계를 포함하는 방법.
  3. 제 2 항에 있어서,
    블랭킷 노출시키는 단계가 중간 노출 수준에서 노출시킴을 포함하는 방법.
  4. 제 1 항에 있어서,
    하이브리드 레지스트의 제 1 부분을 제거하는 단계가 하이브리드 레지스트의 제 1 부분을, 하이브리드 레지스트의 제 3 부분을 용해시키지 않는 용매에 용해시키는 단계를 포함하는 방법.
  5. 제 4 항에 있어서,
    용매가 n-부틸 아세테이트 및 테트라메틸 암모늄 하이드록사이드로 이루어진 군으로부터 선택된 방법.
  6. 제 1 항에 있어서,
    제 1 노출 수준의 노출이 실질적으로 노출시키지 않음을 포함하고, 제 2 노출 수준의 노출이 중간 노출을 포함하고, 제 3 노출 수준의 노출이 완전 노출을 포함하는 방법.
  7. 제 6 항에 있어서,
    제 1 노출 수준의 노출에 의해 하이브리드 레지스트의 제 1 부분이 광활성으로 되고, 제 2 노출 수준의 노출에 의해 하이브리드 레지스트의 제 2 부분이 현상제에 용해성으로 되며, 제 3 노출 수준의 노출에 의해 하이브리드 레지스트의 제 3 부분이 가교결합되어 현상제에 불용성이면서 비-광활성이 되게 하는 방법.
  8. 제 1 항에 있어서,
    기판상에 하드마스크를 제공하는 단계를 추가로 포함하고,
    하이브리드 레지스트를 침착시키는 단계가 하이브리드 레지스트를 상기 하드마스크에 침착시키는 단계를 추가로 포함하고,
    측벽 스페이서 계곡을 에칭시키고 하이브리드 레지스트의 제 1 부분을 제거하는 단계가 하드마스크를 에칭시키고, 하이브리드 레지스트의 제 1 부분을 제거하고, 하이브리드 레지스트의 제 3 부분 및 하드마스크에 선택적으로 기판을 에칭시킴을 포함하는
    방법.
  9. 제 8 항에 있어서,
    하드마스크가 질화물을 포함하는 방법.
  10. 제 8 항에 있어서,
    하드마스크 층이 2000Å 미만의 두께를 갖는 방법.
  11. 제 1 항에 있어서,
    측벽 스페이서 물질을 침착시키는 단계가 상기 측벽 스페이서 계곡내에 측벽 산화물 층을 형성시키고, 상기 측벽 산화물 층상에 질화물 층을 형성시키고, 상기 측벽 스페이서 계곡을 산화물의 침착물로 채움을 포함하는 방법.
  12. 제 1 항에 있어서,
    측벽 스페이서 계곡을 통해 이식물(implant)을 기판내로 형성시키는 단계를 추가로 포함하는 방법.
  13. 제 1 항에 있어서,
    반도체 기판이 실리콘 웨이퍼상에 트랜지스터 게이트 물질 층을 포함하고, 측벽 스페이서 계곡이 상기 게이트 물질 층을 통해 에칭되고, 상기 반도체 기판의 제 3 영역이 트랜지스터를 위한 게이트를 포함하는 방법.
  14. 제 13 항에 있어서,
    트랜지스터 게이트 물질이 폴리실리콘을 포함하는 방법.
  15. 제 14 항에 있어서,
    측벽 스페이서 계곡을 통해 게이트 가장자리 이식물을 형성시키는 단계를 추가로 포함하는 방법.
  16. 제 15 항에 있어서,
    게이트 가장자리 이식물을 형성하는 단계가 약하게 도핑된 게이트 가장자리 이식물을 형성시키고 상기 약하게 도핑된 이식물보다 약간 더 깊게 할로(halo) 이식물을 형성시킴을 포함하는 방법.
  17. (1) 하드마스크를 기판상에 형성시키는 단계;
    (2) 하이브리드 레지스트 층을 상기 기판상에 침착시키는 단계;
    (3) 상기 하이브리드 레지스트 층을 다수의 쉐이프를 함유하는 마스크를 통해 노출시켜, 상기 하이브리드 레지스트의 제 1 부분을 실질적으로 노출되지 않게 하여 광활성이 되게 하고, 상기 하이브리드 레지스트의 제 2 부분을 중간 노출 수준으로 노출시켜 현상제에 용해성이 되게 하고, 상기 하이브리드 레지스트의 제 3 부분을 완전 노출 수준으로 노출시켜 현상제에 불용성이 되게 하는 단계;
    (4) 상기 하이브리드 레지스트 층을 현상시켜 하이브리드 레지스트의 제 2 부분을제거함으로써 상기 하드마스크의 제 1 영역이 노출되게 하는 단계;
    (5) 하드마스크의 제 1 영역을 제거함으로써 기판의 제 1 영역이 노출되게 하는 단계;
    (6) 하이브리드 레지스트 층을 중간 노출 수준으로 블랭킷 노출시킴으로써 하이브리드 레지스트의 제 1 부분이 현상제에 용해성이 되도록 하는 단계;
    (7) 하이브리드 레지스트 층을 현상시켜 제 1 부분을 제거함으로써 하드마스크의 제 2 영역이 노출되게 하는 단계;
    (8) 기판의 제 1 영역을 하드마스크 및 하이브리드 레지스트의 제 3 부분에 선택적으로 에칭시켜 기판내에 측벽 스페이서 계곡을 형성시키는 단계;
    (9) 하드마스크의 노출된 제 2 영역을 제거하여 기판의 제 2 영역이 노출되게 하는 단계;
    (10) 하이브리드 레지스트의 제 3 부분을 제거하여 기판의 제 3 영역을 덮는 하드마스크의 제 3 영역을 노출시키는 단계;
    (11) 상기 측벽 스페이서 계곡내에 측벽 스페이서 물질을 채우는 단계;
    (12) 상기 측벽 스페이서 계곡내의 상기 측벽 스페이서 물질을 방향성 에칭시킴으로써 상기 측벽 스페이서 물질이 실질적으로 기판의 제 2 영역의 측벽으로부터 제거되도록 하고 상기 측벽 스페이서 물질이 기판의 제 3 영역의 측벽에는 남아있도록 하는 단계
    를 포함하는, 기판상에 측벽 스페이서를 형성시키는 방법.
  18. 제 17 항에 있어서,
    측벽 스페이서 계곡내에 측벽 스페이서 물질을 침착시키는 단계가 측벽 스페이서 계곡내에 측벽 산화물 층을 형성시키고, 상기 측벽 산화물 층상에 질화물 층을 형성시키고, 상기 측벽 스페이서 계곡을 산화물의 침착물로 채움을 포함하는 방법.
  19. 제 17 항에 있어서,
    기판이 게이트 물질을 포함하여 기판의 제 3 영역이 게이트를 포함하도록 하는 방법.
  20. 제 19 항에 있어서,
    게이트 물질이 폴리실리콘을 포함하는 방법.
  21. (1) 기판상에 절연층을 형성시키는 단계;
    (2) 상기 절연층상에 전도성 물질을 형성시키는 단계;
    (3) 상기 전도층 및 상기 절연층을 통해 한쌍 이상의 가깝게 위치된 개구를 형성시키는 단계(상기 한쌍의 가깝게 위치된 개구는 전도성 물질 층을 한쌍의 가깝게 위치된 개구들 사이의 제 1 영역과 한쌍의 가깝게 위치한 각각의 개구들에 인접한 제 2 영역들로 한정짓는다);
    (4) 전도성 물질의 제 2 영역을 도핑시켜 소자 확산(device diffusions)을 이루는 단계;
    (5) 상기 전도성 물질의 제 1 영역과 제 2 영역에 결합된, 소자 접촉부를 형성시키는 단계
    를 포함하는, 기판상에 트랜지스터를 형성하는 방법.
  22. 제 21 항에 있어서,
    전도성 물질의 제 1 영역이 트랜지스터의 게이트 영역을 이루는 방법.
  23. 제 21 항에 있어서,
    전도성 물질 층의 제 1 영역상에 측벽 스페이서를 형성하는 단계를 추가로 포함하는 방법.
  24. 제 21 항에 있어서,
    절연체를 형성하는 단계가 게이트 유전체 층을 형성함을 포함하는 방법.
  25. 제 21 항에 있어서,
    전도성 물질의 제 2 영역을 도핑시켜 소자 확산을 형성시키는 단계가 소스 및 드레인 이식물을 전도성 물질의 제 2 영역내에 이식시킴을 포함하는 방법.
  26. 제 21 항에 있어서,
    전도성 물질이 폴리실리콘을 포함하는 방법.
  27. 제 21 항에 있어서,
    한쌍 이상의 가깝게 위치된 개구들을 통해 게이트 가장자리 이식물을 형성시키는 단계를 추가로 포함하는 방법.
  28. 제 27 항에 있어서,
    게이트 가장자리 이식물을 형성시키는 단계가, 약하게 도핑된 게이트 가장자리 이식물을 형성하고 이 약하게 도핑된 이식물보다 약간 더 깊게 할로 이식물을 형성시킴을 포함하는 방법.
  29. 제 21 항에 있어서,
    실리콘을 성장시킴으로써 전도성 물질의 제 2 영역을 기판에 접속시키는 단계를 추가로 포함하는 방법.
  30. 제 21 항에 있어서,
    한쌍 이상의 가깝게 위치된 개구를 형성하는 단계가
    (1) 하드마스크 층을 전도성 물질층상에 침착시키는 단계;
    (2) 하이브리드 레지스트 층을 상기 하드마스크 층상에 침착시키는 단계;
    (3) 상기 하이브리드 레지스트 층을 다수의 쉐이프를 함유하는 마스크를 통해 노출시켜, 하이브리드 레지스트의 제 1 부분을 제 1 노출 수준으로 노출시키고, 하이브리드 레지스트의 제 2 부분을 제 2 노출 수준으로 노출시키고, 하이브리드 레지스트의 제 3 부분을 제 3 노출 수준으로 노출시키는 단계;
    (4) 하이브리드 레지스트 층을 현상시켜 하이브리드 레지스트의 제 2 부분을 제거함으로써 하드마스크 층의 일부가 노출되게 하는 단계;
    (5) 하드마스크의 노출된 부분, 및 이에 상응하는 전도성 물질 및 절연층 부분을 에칭시키는 단계
    를 포함하는 방법.
  31. 제 30 항에 있어서,
    전도성 물질의 상응하는 부분을 에칭시키는 단계에 의해 측벽 스페이서 계곡이 형성되는 방법.
  32. 제 31 항에 있어서,
    전도성 물질 층의 제 1 영역상에 측벽 스페이서를 형성시키는 단계를 추가로 포함하는 방법.
  33. 제 32 항에 있어서,
    측벽 스페이서를 형성시키는 단계가
    (1) 하이브리드 레지스트의 제 1 부분을 제거하여 하드마스크의 제 2 부분이 노출되도록 하는 단계;
    (2) 하드마스크의 제 2 부분을 제거하여 전도성 물질의 제 2 영역이 노출되도록 하는 단계;
    (3) 하이브리드 레지스트의 제 3 부분을 제거하여 하드마스크의 제 3 부분이 노출되도록 하는 단계;
    (4) 측벽 스페이서 물질을 침착시키는 단계;
    (5) 측벽 스페이서 물질 및 하드마스크의 제 3 부분을 에칭시켜 측벽 스페이서 물질이 전도성 물질의 제 2 영역의 측벽으로부터 실질적으로 제거되도록 하고 전도성 물질의 제 1 영역의 측벽상에는 측벽 스페이서 물질이 남아있도록 하는 단계
    를 포함하는 방법.
  34. 제 33 항에 있어서,
    측벽 스페이서 계곡내에 측벽 스페이서 물질을 침착시키고, 측벽 스페이서 계곡내에 측벽 산화물 층을 형성시키기 전에 상기 측벽 산화물 층상에 질화물 층을 형성시킴을 포함하는 방법.
  35. 제 33 항에 있어서,
    하이브리드 레지스트의 제 1 부분을 제거하는 단계가 (1) 하이브리드 레지스트 웨이퍼를 블랭킷 노출시켜 하이브리드 레지스트의 제 1 부분이 용해성이 되게 하는 단계; (2) 하이브리드 레지스트의 제 1 부분을 현상시켜 제거하는 단계를 포함하는 방법.
  36. 제 35 항에 있어서,
    블랭킷 노출시키는 단계가 중간 노출 수준으로 노출시킴을 포함하는 방법.
  37. 제 33 항에 있어서,
    하이브리드 레지스트의 제 1 부분을 제거하는 단계가 하이브리드 레지스트의 제 1 부분을, 하이브리드 레지스트의 제 3 부분을 용해시키지 않는 용매에 용해시키는 단계를 포함하는 방법.
  38. 제 37 항에 있어서,
    용매가 n-부틸 아세테이트 및 테트라메틸 암모늄 하이드록사이드로 이루어진 군으로부터 선택된 방법.
  39. 제 30 항에 있어서,
    제 1 노출 수준의 노출이 실질적으로 노출시키지 않음을 포함하고, 제 2 노출 수준의 노출이 중간 노출을 포함하고, 제 3 노출 수준의 노출이 완전 노출을 포함하는 방법.
  40. 제 39 항에 있어서,
    제 1 노출 수준에 의해 하이브리드 레지스트의 제 1 부분이 광활성으로 되고, 제 2 노출 수준에 의해 하이브리드 레지스트의 제 2 부분이 현상제에 용해성으로 되며, 제 3 노출 수준에 의해 하이브리드 레지스트의 제 3 부분이 가교결합되어 현상제에 불용성이면서 비-광활성으로 되는 방법.
  41. (1) 반도체 기판상에 유전체 층을 침착시키는 단계;
    (2) 폴리실리콘 층을 상기 유전체 층상에 침착시키는 단계;
    (3) 하드마스크 층을 상기 폴리실리콘 층상에 형성시키는 단계;
    (4) 하이브리드 레지스트 층을 상기 하드마스크 층상에 침착시키는 단계;
    (5) 상기 하이브리드 레지스트 층을 다수의 쉐이프를 함유하는 마스크를 통해 노출시켜, 하이브리드 레지스트의 제 1 부분을 실질적으로 노출되지 않게 하여 광활성이 되게 하고, 하이브리드 레지스트의 제 2 부분을 중간 노출 수준으로 노출시켜 현상제에 용해성이 되게 하고, 하이브리드 레지스트의 제 3 부분을 완전 노출 수준으로 노출시켜 현상제에 불용성이 되게 하는 단계;
    (6) 하이브리드 레지스트 층을 현상시켜 하이브리드 레지스트의 상기 제 2 부분을 제거함으로써 하드마스크 층의 제 1 영역이 노출되게 하는 단계;
    (7) 하드마스크 층의 제 1 영역을 반도체 기판에 에칭시킴으로써 하드마스크 층내에 계곡을 형성시켜 폴리실리콘 층의 제 1 부분이 노출되도록 하는 단계;
    (8) 하이브리드 레지스트 층을 블랭킷 노출시킴으로써 하이브리드 레지스트의 제 1 부분이 현상제에 용해성이 되도록 하는 단계;
    (9) 하이브리드 레지스트 층을 현상시켜 하이브리드 레지스트의 제 1 부분을 제거함으로써 하드마스크 층의 제 2 영역이 노출되도록 하고 하이브리드 레지스트의 제 3 부분이 하드마스크의 제 3 영역을 덮은 상태를 유지하는 단계;
    (10) 폴리실리콘 층의 제 1 부분을 하드마스크 및 하이브리드 레지스트의 제 3 부분에 선택적이게 에칭시켜 폴리실리콘 층내에 측벽 스페이서 계곡을 형성시키고 유전체 층의 제 1 부분이 노출되도록 하는 단계;
    (11) 유전체 층의 제 1 부분을 제거하여 반도체 기판의 제 1 부분이 노출되도록 하는 단계;
    (12) 하드마스크의 노출된 제 2 영역을 제거하여 폴리실리콘 층의 제 2 부분이 노출되도록 하면서 하드마스크 층의 제 3 영역에 의해 폴리실리콘 층의 제 3 부분이 덮인 상태를 유지하는 단계;
    (13) 하이브리드 레지스트의 제 3 부분을 제거하여 이 하드마스크의 제 3 영역이 노출되도록 하는 단계;
    (14) 반도체 기판의 제 1 부분내에 게이트 가장자리 이식물을 형성시키는 단계;
    (15) 측벽 스페이서 물질을 측벽 스페이서 계곡에 침착시켜 이를 채우도록 하는 단계;
    (16) 상기 측벽 스페이서 물질을 방향성 에칭시킴으로써 상기 측벽 스페이서가 폴리실리콘의 제 2 영역의 측벽에 형성되게 하는 반면 상기 측벽 스페이서 물질이 실질적으로 폴리실리콘의 제 3 영역의 측벽으로부터 제거되도록 하는 단계;
    (17) 실리콘을 성장시켜 폴리실리콘의 제 2 부분의 측벽을 기판의 제 1 부분에 접속시키는 단계;
    (18) 소스 및 드레인 이식물을 폴리실리콘의 제 2 부분내에 이식시키는 단계;
    (19) 폴리실리콘의 제 3 부분내에 게이트 이식물을 이식시키는 단계
    를 포함하는, 트랜지스터의 제조 방법.
  42. 제 41 항에 있어서,
    게이트 가장자리 이식물을 형성시키는 단계가 약하게 도핑된 게이트 가장자리 이식물을 형성시키고 이 약하게 도핑된 이식물보다 약간 더 깊게 할로 이식물을 형성시킴을 포함하는 방법.
  43. 제 41 항에 있어서,
    측벽 스페이서 물질을 방향성 에칭시켜 측벽 스페이서가 폴리실리콘의 제 3 부분의 측벽상에 형성되게 하는 반면, 측벽 스페이서 물질이 폴리실리콘의 상기 제 2 부분의 측벽으로부터 실질적으로 제거되게 하고, 하드마스크의 제 3 영역의 적어도 일부가 제거되게 하는 방법.
  44. 제 41 항에 있어서,
    하드마스크 층이 1000 내지 2000Å의 두께를 갖는 방법.
  45. (1) 반도체 기판;
    (2) 상기 반도체 기판상에 형성된 게이트 유전체 층;
    (3) 소스 영역과 게이트 영역 사이에 형성되고 상기 게이트 유전체 층으로부터 상기 반도체 기판의 제 1 부분으로 연장된 제 1 계곡 및 게이트 영역과 드레인 영역 사이에 형성되고 게이트 유전체 층으로부터 반도체 기판의 제 2 부분으로 연장된 제 2 계곡에 의해 소스 영역, 게이트 영역 및 드레인 영역으로 분리된, 상기 게이트 유전체 층상에 형성된 게이트 층;
    (4) 상기 기판의 제 1 부분을 상기 게이트 층의 상기 소스 영역에 접속시키는 제 1 전도성 물질 부분;
    (5) 상기 기판의 제 2 부분을 상기 게이트 층의 상기 드레인 영역에 접속시키는 제 2 전도체 물질 부분;
    (6) 상기 게이트 폴리실리콘 층의 소스 영역 및 제 1 전도성 물질에 형성된 소스 이식물;
    (7) 상기 게이트 폴리실리콘 층의 드레인 영역 및 제 2 전도성 물질에 형성된 드레인 이식물
    을 포함하는 트랜지스터.
  46. 제 45 항에 있어서,
    제 1 전도성 물질이 제 1 성장된 실리콘 부분을 포함하고, 제 2 전도성 물질이 제 2 성장된 실리콘 부분을 포함하는 트랜지스터.
  47. 제 46 항에 있어서,
    제 1 성장된 실리콘 부분이 게이트 층의 소스 영역의 측벽에 접속되고, 제 2 성장된 실리콘 부분이 게이트 층의 드레인 영역의 측벽에 접속된 트랜지스터.
  48. 제 45 항에 있어서,
    제 1 전도성 물질이 게이트 층의 소스 영역의 측벽상에서 측벽 스페이서 스터브(stub)에 연결되고, 제 2 전도성 물질이 게이트 층의 드레인 영역의 측벽상에서 측벽 스페이서 스터브에 연결된 트랜지스터.
  49. 제 48 항에 있어서,
    제 1 전도성 물질이 게이트 층의 소스 영역의 측벽에 접속된 제 1 성장된 실리콘 부분을 포함하고, 제 2 전도성 물질이 게이트 층의 드레인 영역의 측벽에 접속된 제 2 성장된 실리콘 부분을 포함하는 트랜지스터.
  50. 제 45 항에 있어서,
    기판의 제 1 부분과 제 2 부분에 형성된 게이트 가장자리 이식물을 추가로 포함하는 트랜지스터.
  51. 제 50 항에 있어서,
    게이트 가장자리 이식물이 약하게 도핑된 이식물, 및 이 약하게 도핑된 이식물보다 더 깊게 할로 이식물을 포함하는 트랜지스터.
  52. 제 45 항에 있어서,
    게이트 물질이 폴리실리콘을 포함하는 트랜지스터.
  53. 제 45 항에 있어서,
    게이트 층의 게이트 영역의 측벽상에 형성된, 유전체 물질로 된 측벽 스페이서를 포함하는 트랜지스터.
  54. (1) 반도체 기판;
    (2) 상기 반도체 기판상에 형성된 게이트 유전체 층;
    (3) 소스 영역과 게이트 영역 사이에 형성되고 상기 게이트 유전체 층으로부터 상기 반도체 기판의 제 1 부분으로 연장된 제 1 계곡 및 게이트 영역과 드레인 영역 사이에 형성되고 게이트 유전체 층으로부터 반도체 기판의 제 2 부분으로 연장된 제 2 계곡에 의해 소스 영역, 게이트 영역 및 드레인 영역으로 분리된, 상기 게이트 유전체 층상에 형성된 게이트 폴리실리콘 층;
    (4) 게이트 폴리실리콘 층의 게이트 영역의 측벽상에 유전체 물질로 구성된 측벽 스페이서;
    (5) 성장하여 기판의 제 1 부분을 게이트 폴리실리콘 층의 소스 영역의 측벽에 접속시키는 제 1 실리콘 부분;
    (6) 성장하여 기판의 제 2 부분을 게이트 폴리실리콘 층의 드레인 영역의 측벽에 접속시키는 제 2 실리콘 부분;
    (7) 상기 게이트 폴리실리콘 층의 소스 영역 및 성장된 제 1 실리콘에 형성된 소스 이식물;
    (8) 상기 게이트 폴리실리콘 층의 드레인 영역 및 성장된 제 2 실리콘에 형성된 드레인 이식물
    을 포함하는 전장 효과 트랜지스터.
  55. 제 54 항에 있어서,
    기판의 제 1 부분과 제 2 부분에 형성된 게이트 가장자리 이식물을 추가로 포함하는 트랜지스터.
  56. 제 55 항에 있어서,
    게이트 가장자리 이식물이 약하게 도핑된 이식물, 및 이 약하게 도핑된 이식물보다 더 깊게 할로 이식물을 포함하는 트랜지스터.
  57. 제 54 항에 있어서,
    게이트 영역의 측벽과 측벽 스페이서 사이에 형성된 측벽 산화물 층 및 질화물 층을 추가로 포함하는 트랜지스터.
KR1019980027272A 1997-07-17 1998-07-07 융기된 소스 및 드레인을 갖는 트랜지스터의 제조 방법 및 이방법에 의해서 제조된 소자 KR100283543B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200043927A (ko) * 2017-08-26 2020-04-28 알렉스 필립 그레이엄 로빈손 다중 트리거 모노머 함유 포토레지스트 조성물 및 방법

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5981148A (en) * 1997-07-17 1999-11-09 International Business Machines Corporation Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby
US6172401B1 (en) * 1998-06-30 2001-01-09 Intel Corporation Transistor device configurations for high voltage applications and improved device performance
US6303272B1 (en) * 1998-11-13 2001-10-16 International Business Machines Corporation Process for self-alignment of sub-critical contacts to wiring
US6306710B1 (en) * 2000-02-03 2001-10-23 Advanced Micro Devices, Inc. Fabrication of a gate structures having a longer length toward the top for formation of a rectangular shaped spacer
US7007855B1 (en) * 2000-03-17 2006-03-07 International Business Machines Corporation Wafer identification mark
US6429061B1 (en) * 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US6797602B1 (en) 2001-02-09 2004-09-28 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts
US6555437B1 (en) * 2001-04-27 2003-04-29 Advanced Micro Devices, Inc. Multiple halo implant in a MOSFET with raised source/drain structure
US7122296B2 (en) * 2002-03-05 2006-10-17 Brewer Science Inc. Lithography pattern shrink process and articles
US6867425B2 (en) * 2002-12-13 2005-03-15 Intel Corporation Lateral phase change memory and method therefor
US6790733B1 (en) * 2003-03-28 2004-09-14 International Business Machines Corporation Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer
KR101117939B1 (ko) 2003-10-28 2012-02-29 사켐,인코포레이티드 세척액 및 에칭제 및 이의 사용 방법
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100653995B1 (ko) * 2005-03-17 2006-12-05 주식회사 하이닉스반도체 반도체소자 제조를 위한 국부적 임플란트 방법
US7539969B2 (en) * 2005-05-10 2009-05-26 Lam Research Corporation Computer readable mask shrink control processor
US7465525B2 (en) * 2005-05-10 2008-12-16 Lam Research Corporation Reticle alignment and overlay for multiple reticle process
KR100781033B1 (ko) * 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7271108B2 (en) * 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack
US7560780B2 (en) * 2005-12-08 2009-07-14 Intel Corporation Active region spacer for semiconductor devices and method to form the same
US7579282B2 (en) * 2006-01-13 2009-08-25 Freescale Semiconductor, Inc. Method for removing metal foot during high-k dielectric/metal gate etching
US7935590B2 (en) * 2006-05-11 2011-05-03 United Microelectronics Corp. Method of manufacturing metal oxide semiconductor and complementary metal oxide semiconductor
US20070269749A1 (en) * 2006-05-18 2007-11-22 Richard Elliot Schenker Methods to reduce the minimum pitch in a pattern
US20080113157A1 (en) * 2006-11-13 2008-05-15 Seagate Technology Llc Method for fabricating master stamper/imprinters for patterned recording media utilizing hybrid resist
JP5343320B2 (ja) * 2007-03-02 2013-11-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US20100055624A1 (en) * 2008-08-26 2010-03-04 Tokyo Electron Limited Method of patterning a substrate using dual tone development
US9626511B2 (en) * 2008-08-26 2017-04-18 Symantec Corporation Agentless enforcement of application management through virtualized block I/O redirection
US8257911B2 (en) * 2008-08-26 2012-09-04 Tokyo Electron Limited Method of process optimization for dual tone development
US8197996B2 (en) * 2008-09-19 2012-06-12 Tokyo Electron Limited Dual tone development processes
US8129080B2 (en) * 2008-09-19 2012-03-06 Tokyo Electron Limited Variable resist protecting groups
US8574810B2 (en) * 2009-04-27 2013-11-05 Tokyo Electron Limited Dual tone development with a photo-activated acid enhancement component in lithographic applications
US8568964B2 (en) * 2009-04-27 2013-10-29 Tokyo Electron Limited Flood exposure process for dual tone development in lithographic applications
US8232198B2 (en) 2010-08-05 2012-07-31 International Business Machines Corporation Self-aligned permanent on-chip interconnect structure formed by pitch splitting
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US8932796B2 (en) 2011-11-10 2015-01-13 International Business Machines Corporation Hybrid photoresist composition and pattern forming method using thereof
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
JP5899082B2 (ja) * 2012-08-08 2016-04-06 富士フイルム株式会社 パターン形成方法、及び、これを用いた電子デバイスの製造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4016587A (en) * 1974-12-03 1977-04-05 International Business Machines Corporation Raised source and drain IGFET device and method
US4256514A (en) * 1978-11-03 1981-03-17 International Business Machines Corporation Method for forming a narrow dimensioned region on a body
NL8101200A (nl) * 1981-03-12 1982-10-01 Philips Nv Werkwijze voor het aanbrengen van een resistmateriaal op een drager en resist-materiaal.
US4404732A (en) * 1981-12-07 1983-09-20 Ibm Corporation Self-aligned extended epitaxy mesfet fabrication process
US4638347A (en) * 1982-12-07 1987-01-20 International Business Machines Corporation Gate electrode sidewall isolation spacer for field effect transistors
US4568631A (en) * 1984-04-30 1986-02-04 International Business Machines Corporation Process for delineating photoresist lines at pattern edges only using image reversal composition with diazoquinone
US4688314A (en) * 1985-10-02 1987-08-25 Advanced Micro Devices, Inc. Method of making a planar MOS device in polysilicon
US4687730A (en) * 1985-10-30 1987-08-18 Rca Corporation Lift-off technique for producing metal pattern using single photoresist processing and oblique angle metal deposition
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US5198378A (en) * 1988-10-31 1993-03-30 Texas Instruments Incorporated Process of fabricating elevated source/drain transistor
US4997746A (en) * 1988-11-22 1991-03-05 Greco Nancy A Method of forming conductive lines and studs
US4998150A (en) * 1988-12-22 1991-03-05 Texas Instruments Incorporated Raised source/drain transistor
US5079180A (en) * 1988-12-22 1992-01-07 Texas Instruments Incorporated Method of fabricating a raised source/drain transistor
US5486449A (en) * 1989-02-07 1996-01-23 Rohm Co., Ltd. Photomask, photoresist and photolithography for a monolithic IC
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5243255A (en) * 1990-10-24 1993-09-07 Mitsubishi Denki Kabushiki Kaisha Cathode-ray tube with low reflectivity film
SG47403A1 (en) * 1990-12-05 1998-04-17 At & T Corp Lithographic techniques
KR950013785B1 (ko) * 1991-01-21 1995-11-16 미쓰비시 뎅끼 가부시끼가이샤 Mos형 전계효과 트랜지스터를 포함하는 반도체장치 및 그 제조방법
US5244759A (en) * 1991-02-27 1993-09-14 At&T Bell Laboratories Single-alignment-level lithographic technique for achieving self-aligned features
US5213990A (en) * 1992-04-01 1993-05-25 Texas Instruments, Incorporated Method for forming a stacked semiconductor structure
US5308721A (en) * 1992-06-29 1994-05-03 At&T Bell Laboratories Self-aligned method of making phase-shifting lithograhic masks having three or more phase-shifts
US5330879A (en) * 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
JP3260194B2 (ja) * 1993-01-21 2002-02-25 新日本製鐵株式会社 Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置
US5312768A (en) * 1993-03-09 1994-05-17 Micron Technology, Inc. Integrated process for fabricating raised, source/drain, short-channel transistors
US5409853A (en) * 1994-05-20 1995-04-25 International Business Machines Corporation Process of making silicided contacts for semiconductor devices
US5610099A (en) * 1994-06-28 1997-03-11 Ramtron International Corporation Process for fabricating transistors using composite nitride structure
US5405795A (en) * 1994-06-29 1995-04-11 International Business Machines Corporation Method of forming a SOI transistor having a self-aligned body contact
US5464782A (en) * 1994-07-05 1995-11-07 Industrial Technology Research Institute Method to ensure isolation between source-drain and gate electrode using self aligned silicidation
US5496750A (en) * 1994-09-19 1996-03-05 Texas Instruments Incorporated Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition
US5573964A (en) * 1995-11-17 1996-11-12 International Business Machines Corporation Method of making thin film transistor with a self-aligned bottom gate using diffusion from a dopant source layer
US5741624A (en) * 1996-02-13 1998-04-21 Micron Technology, Inc. Method for reducing photolithographic steps in a semiconductor interconnect process
US5834360A (en) * 1996-07-31 1998-11-10 Stmicroelectronics, Inc. Method of forming an improved planar isolation structure in an integrated circuit
US5776660A (en) * 1996-09-16 1998-07-07 International Business Machines Corporation Fabrication method for high-capacitance storage node structures
US5981148A (en) * 1997-07-17 1999-11-09 International Business Machines Corporation Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200043927A (ko) * 2017-08-26 2020-04-28 알렉스 필립 그레이엄 로빈손 다중 트리거 모노머 함유 포토레지스트 조성물 및 방법

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