KR19990008872A

KR19990008872A - Manufacturing Method of Semiconductor Device

Info

Publication number: KR19990008872A
Application number: KR1019970031056A
Authority: KR
Inventors: 전재영
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1997-07-04
Filing date: 1997-07-04
Publication date: 1999-02-05

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 기판 상에 충간절연층, 식간 정지층 및 마스크층을 순차적으로 형성하는 공정과, 상기 마스크층, 식각정지층 및 층간절연층을 패터닝하여 상기 기판의 소정 부분을 노출시키는 접촉구를 형성하는 공정과, 상기 마스크층 상에 상기 접촉구를 채우도록 도전층을 형성하는 공정과, 상기 마스크층 상에 형성된 도전층을 접촉구 내에만 잔류하되 상부 표면이 상기 층간절연층의 표면 보다 높고 상기 마스크층의 표면 보다 낮은 플러그를 형성하는 공정과, 상기 기판이 노출되도록 상기 식각정지층 및 상기 마스크층을 순차적으로 제거하는 공정을 구비한다. 따라서, 본 발명은 플러그와 층간절연층 사이의 단차를 감소하므로 배선이 플러그와 접촉이 용이하여 신뢰성이 향상된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, the method comprising sequentially forming an interlayer insulating layer, an intercalation stop layer, and a mask layer on a substrate; Forming a contact hole for exposing the portion, forming a conductive layer to fill the contact hole on the mask layer, and leaving a conductive layer formed on the mask layer only in the contact hole, wherein the upper surface is And forming a plug that is higher than the surface of the interlayer insulating layer and lower than the surface of the mask layer, and sequentially removing the etch stop layer and the mask layer so that the substrate is exposed. Therefore, the present invention reduces the step between the plug and the interlayer insulating layer, so that the wiring is easily in contact with the plug, thereby improving reliability.

Description

Manufacturing Method of Semiconductor Device

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 접촉구 내에 플러그를 손실없이 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a plug can be formed in a contact hole without loss.

도 1A 내지 도 1C는 종래 기술에 따른 반도체장치의 제조공정도이다1A to 1C are manufacturing process diagrams of a semiconductor device according to the prior art.

도 1A 참조하면, 기판(11) 상에 층간절연층(13)을 형성한다, 상기에서 기판(11)은 불순물이 도핑된 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 반도체기판 상에 형성된 배선일 수도 있다. 층간절연층(13)을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 기판(11)을 노출시키는 접촉구(15)를 형성한다.Referring to FIG. 1A, an interlayer insulating layer 13 is formed on a substrate 11, wherein the substrate 11 is a semiconductor substrate having a diffusion region (not shown) doped with impurities or formed on a semiconductor substrate. It may be a wiring formed in. The interlayer insulating layer 13 is patterned by photolithography to form a contact hole 15 exposing the substrate 11.

도 1B를 참조하면, 층간절연층(13) 상에 접촉구(15)를 채우도록 불순물이 도핑된 다결정실리콘을 두껍게 증착하여 도전층(17)을 형성한다.Referring to FIG. 1B, a conductive layer 17 is formed by thickly depositing polysilicon doped with impurities to fill the contact hole 15 on the interlayer insulating layer 13.

도 1C를 참조하면 도전층(17)을 접촉구(15) 내에만 잔류하도록 층간절연층(13) 상에 증착된 것을 마스크를 사용하지 않고 식각하여 플러그(18)와 접촉되도록 증착한다. 그리고, 도전성 금속을 패터닝하여 플러그(18)와 접촉되는 배선(19)을 형성한다.Referring to FIG. 1C, the conductive layer 17 is deposited on the interlayer insulating layer 13 so as to remain only in the contact hole 15 by etching without using a mask to contact the plug 18. Then, the conductive metal is patterned to form the wiring 19 in contact with the plug 18.

그러나, 종래 기술에 따른 반도체장치의 제조방법은 도전층을 식각하여 플러그를 형성할 때 과도 식각되어 플러그의 표면이 층간절연층의 표면 보다 낮게 위치되어 큰 단차를 갖는 경우가 발생될 수도 있다. 상기와 같이 플러그와 층간절연층 사이의 단차가 크면 배선이 플러그와 접촉되지 않아 신뢰성이 저하되는 문제점이 있었다.However, in the method of manufacturing a semiconductor device according to the prior art, when the conductive layer is etched to form a plug, the etching may be excessively etched so that the surface of the plug is positioned lower than the surface of the interlayer insulating layer, thereby causing a large step. As described above, when the step between the plug and the interlayer insulating layer is large, the wiring does not come into contact with the plug, thereby deteriorating reliability.

따라소, 본 발명의 목적은 플러그의 표면과 층간절연층의 표면 사이의 단차를 감소시켜 이후에 형성되는 배선과 접촉되지 않아 신뢰성이 저하되는 것을 방지할 수 있는 반도체장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide a semiconductor device capable of reducing the step difference between the surface of the plug and the surface of the interlayer insulating layer so as not to come into contact with the wiring formed later, thereby reducing the reliability.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 기판 상에 층간절연층, 식각정지층 및 마스크츠을 순차적으로 형성하는 공정과, 상기 마스크층, 식각정지층 및 층간절연층을 패터닝하여 상기 기판의 소정 부분을 노출시키는 접촉구를 형성하는 공정과, 상기 마스크층 상에 상기 접촉구를 채우도록 도전층을 형성하는 공정과, 상기 마스크층 상에 형성된 도전층을 접촉구 내에만 잔류하되 상부 표면이 상기 층간절연층의 표면 보다 높고 상기 마스크층의 표면 보다 낮은 플러그를 형성하는 공정과, 상기 기판이 노츨되도록 상기 식각정지층 및 상기 마스크층을 순차적으로 제거하는 공정을 구비한다.이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.A semiconductor device manufacturing method according to the present invention for achieving the above object is a step of sequentially forming an interlayer insulating layer, an etch stop layer and masks on a substrate, by patterning the mask layer, an etch stop layer and an interlayer insulating layer Forming a contact hole for exposing a predetermined portion of the substrate, forming a conductive layer to fill the contact hole on the mask layer, and remaining a conductive layer formed on the mask layer only in the contact hole; Forming a plug whose upper surface is higher than the surface of the interlayer insulating layer and lower than the surface of the mask layer; and sequentially removing the etch stop layer and the mask layer so that the substrate is exposed. The present invention will be described in detail with reference to the accompanying drawings.

도 1A 내지 도 1C는 종래 기술에 따른 반도체장치의 제조공정도1A to 1C are manufacturing process diagrams of a semiconductor device according to the prior art.

도 2A 내지 도 2D는 본 발명에 따른 반도체장치의 제조공정도2A to 2D are manufacturing process diagrams of a semiconductor device according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21 : 기판23 : 충간절연층21 substrate 23 interlayer insulating layer

25 : 식각정지층27 : 마스크층25: etch stop layer 27: mask layer

29 : 접촉구31 : 도전층29 contact hole 31 conductive layer

33 : 플러그35 : 배선33: plug 35: wiring

도 2A 내지 도2D는 본 발명에 따른 반도체장치의 제조 공정도이다.2A to 2D are manufacturing process diagrams of a semiconductor device according to the present invention.

도 2A를 참조하면 기판(21) 상에 산화실리콘 또는 BPSG(Boro-Phospho Silicate Glass)등을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 층간절연층(23)을 형성한다. 상기에서 기판(21)은 불순물이 도핑된 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는 반도체기판 상에 형성된 배선일 수도 있다. 그리고, 층간절연층(23) 상에 이 층간절연층(23)을 구성하는 물질과 식각선택비가 다른 질화실리콘 등을 증착하여 식각정치층(25)을 형성하고, 식각정지층(25) 상에 이 식각정지층(25)을 구성하는 물질과 식각선택비가 다른 산화살리콘 등을 증착하여 마스크층(27)을 형성한다.Referring to FIG. 2A, an interlayer insulating layer 23 is formed by depositing silicon oxide or BPSG (Boro-Phospho Silicate Glass) on the substrate 21 by chemical vapor deposition (hereinafter, referred to as CVD). do. The substrate 21 may be a semiconductor substrate in which a diffusion region (not shown) doped with impurities is formed, or may be a wiring formed on the semiconductor substrate. Then, on the interlayer insulating layer 23, silicon nitride or the like having a different etching selectivity from the material constituting the interlayer insulating layer 23 is deposited to form an etch stop layer 25, and on the etch stop layer 25 The mask layer 27 is formed by depositing salicon oxide having a different etching selectivity from the material constituting the etch stop layer 25.

그리고, 마스크층(27), 식각정지층(25) 및 층간절연층(23)을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 기판(21)을 노출시키는 접촉구(29)를 형성한다.The mask layer 27, the etch stop layer 25, and the interlayer insulating layer 23 are sequentially patterned by a photolithography method to form a contact hole 29 exposing the substrate 21.

도 2B를 참조하면, 마스크층(27) 상에 접촉구(29)를 채우도록 불순물이 도핑된다결정실리콘 또는 텅스텐(W) 등의 고융점 금속을 두껍게 증착하여 도전층(31)을 형성한다.Referring to FIG. 2B, impurities are doped to fill the contact hole 29 on the mask layer 27. A conductive layer 31 is formed by thickly depositing a high melting point metal such as crystalline silicon or tungsten (W).

도 2C를 참조하면, 도전층(31)을 접촉구(29) 내에만 잔류하도록 마스크층(27)상에 증착된 것을 마스크를 사용하지 않고 제거하여 플러그(33)를 형성한다, 상기 에서 플러그(33)는 도전충(31)을 마스크층(27)이 노출되도록 등방성 또는 이방성으로 식각하거나, 또는, 화학-기계적연마(Chemical -Mechanical Polishing) 방법으로 제거하므로써 형성된다. 이 때, 마스크층(27) 상에 도전층(31)의 식각 잔유물이 남는 것을 방지하기 위해 과도식각하여 플러그(33)를 상부 표면이 층간절연층(23)의 표면 보다 높고 마스크층(27)의 표면 보다 낮게 위치되도록 형성한다. 도2D를 참조하면, 마스크층(27)과 식각정지층(25)을 층간절연층(23)이 노출되도록 등방성 또는 이방성 식각 방법으로 제거한다. 상기에서, 마스크층(27)을 제거 할 때 식각정지층(25)은 식각 선택비가 다르므로 식각되지 않으며, 또한, 식각정지층(25)을 제거할 때 층간절연층(23)은 식각 선택비가 다르므로 식각되지 않는다.Referring to FIG. 2C, the plug 33 is formed by removing the conductive layer 31 deposited on the mask layer 27 without remaining a mask so as to remain only in the contact hole 29. 33 is formed by isotropically or anisotropically etching the conductive layer 31 to expose the mask layer 27 or by removing the conductive layer 31 by a chemical-mechanical polishing method. At this time, in order to prevent the etching residue of the conductive layer 31 from remaining on the mask layer 27, the plug 33 is formed so that the upper surface of the plug 33 is higher than the surface of the interlayer insulating layer 23 and the mask layer 27. It is formed to be located lower than the surface of Referring to FIG. 2D, the mask layer 27 and the etch stop layer 25 are removed by an isotropic or anisotropic etching method to expose the interlayer insulating layer 23. In the above, when the mask layer 27 is removed, the etch stop layer 25 is not etched because the etch selectivity is different, and when the etch stop layer 25 is removed, the interlayer insulating layer 23 has an etch selectivity. It is different and is not etched.

그러므로, 플러그(33)의 상부 표면과 층간절연층(23) 사이의 단차가 감소된다.Therefore, the step between the top surface of the plug 33 and the interlayer insulating layer 23 is reduced.

그리고, 충간절연층(23) 상에 알루미늄 등의 도전성 금속을 플러그(33)와 접촉되도록 증착한다. 그리고 도전성 금속을 패터닝하여 플러그(33)와 접촉되는 배선(35)을 형성한다.Then, a conductive metal such as aluminum is deposited on the interlayer insulating layer 23 to be in contact with the plug 33. The conductive metal is patterned to form the wiring 35 in contact with the plug 33.

상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 마스크층, 식각정지층 및 층간절연층을 패터닝하여 기판을 노출시키는 접촉구를 형성하고 마스크층 상에 접촉구를 채우도록 도전층을 형성한 후 마스크를 사용하지 않고 제거하여 상부 표면이 층간절연층의 표면 보다 높고 마스크층이 표면 보다 낮게 위치되어 층간 절연층과 사이에 작은 단차를 갖는 플러그를 형성한다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a mask layer, an etch stop layer, and an interlayer insulating layer are patterned to form contact holes for exposing a substrate, and a conductive layer is formed to fill the contact holes on the mask layer. The mask is then removed without using a mask so that the upper surface is higher than the surface of the interlayer insulating layer and the mask layer is lower than the surface to form a plug having a small step between the interlayer insulating layer.

따라서, 본 발명은 플러그와 층간절연층 사이의 단차를 감소하므로 배선이 플러그와 접촉이 용이하여 신뢰성이 향상되는 잇점이 있다.Accordingly, the present invention reduces the step between the plug and the interlayer insulating layer, so that the wiring is easily in contact with the plug, thereby improving reliability.

Claims

Sequentially forming an interlayer insulating layer, an etch stop layer and a mask layer on the substrate, and forming a contact hole exposing a predetermined portion of the substrate by patterning the mask layer, the etch stop layer and the interlayer insulating layer; ,

Forming a conductive layer on the mask layer to fill the contact hole;

Forming a plug having a conductive layer formed on the mask layer only in the contact hole, the upper surface of which is higher than the surface of the interlayer insulating layer and lower than the surface of the mask layer;

And sequentially removing the etch stop layer and the mask layer so that the substrate is exposed.

The method according to claim 1,

And forming the etch stop layer from silicon nitride having an etch selectivity different from that of the interlayer insulating layer.