KR19990006019A - Planarization method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로,연마정지층과 Si-O 결합을 깨트릴 수 있는 도펀트 원자를 이용하여 연마대상막의 두께를 최소화함으로써 평탄화 공정후 연마 평탄도와 연마 균일도를 동시에 향상시켜 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.The present invention relates to a planarization method of a semiconductor device, by minimizing the thickness of the polishing target layer using a dopant atom that can break the polishing stop layer and the Si-O bond, thereby simultaneously improving the polishing flatness and polishing uniformity after the planarization process. The present invention relates to a planarization method of a semiconductor device capable of improving the production yield and reliability of the device.
Description
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로서, 특히 연마정치층과 Si-O 결합을 깨트릴 수 있는 도펀트 원자를 이용하여 연마대상막의 두께를 최소화함으로써 평탄화 공정후 연마 평탄도와 연마 균일도를 동시에 향상시켜 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.The present invention relates to a planarization method of a semiconductor device. In particular, by minimizing the thickness of the polishing target layer by using a dopant atom that can break the Si-O bond with the polishing politics layer, the polishing flatness and polishing uniformity can be simultaneously improved after the planarization process. The present invention relates to a planarization method of a semiconductor device capable of improving the production yield and reliability of the semiconductor device.
종래의 일반적인 화학적 기계적 평탄화 방법에 의해서는 평탄화후에도 상당량의 단차가 남아 있게 된다.By the conventional general chemical mechanical planarization method, a considerable amount of step remains after planarization.
이에 대한 해결책으로 층간절연막 형성후 연마정지층인 질화막을 웨이터 전면에 증착하고 셀지역의 질화막을 제거한 후 Si-O 결합을 깨트릴 수 있는 도펀트 원자를 도핑하고 평탄화하므로써, 단차를 완화시킬 수 있으며, 연마 대상자인 층간 절연막의 두께를 최소화하여 평탄화하므로써, 단차를 완화시킬 수 있으며, 연마 대상막인 층간 절연막의 두께를 최소화하여 평탄화하므로써 연마 균일도를 향상시킬 수 있다.As a solution to this, a step can be mitigated by depositing a nitride film, which is an abrasive stop layer, on the front of the waiter after removing the interlayer insulating film, removing the nitride film in the cell region, and doping and planarizing dopant atoms that can break the Si-O bond. Steps can be alleviated by minimizing and flattening the thickness of the interlayer insulating film to be polished, and polishing uniformity can be improved by minimizing and flattening the thickness of the interlayer insulating film to be polished.
그리고 웨이퍼내 연마균일도 특성이 중요한 소자분리막 평탄화 공정에서 소자분리막 평탄화 후 발생하는 웨이퍼 센터 씨크(center thick) 현상을 해결하기 위해, 소자분리막 형성후 질화막을 웨이퍼 전면에 증착하고 웨이퍼 중심부의 질화막을 제거한 후, Si-O 결합을 깨트릴 수 있는 도펀트 원자를 도핑하고 평탄화하므로서 연마균일도를 향상시킬 수 있는 방법이다.In order to solve the wafer center thick phenomenon occurring after planarization of the device isolation layer in the device planarization process where the polishing uniformity property is important in the wafer, after the formation of the device isolation layer, a nitride film is deposited on the entire surface of the wafer and the nitride film at the center of the wafer is removed. It is a method that can improve polishing uniformity by doping and planarizing dopant atoms which can break the Si-O bond.
또한 소자분리막 평탄화 공정에서 소자분리막 평탄화후 발생하는 소자분리막의 디싱(dishing) 현상을 해결하기 위해 소자분리막 형성후 질화막을 웨이퍼 전면에 증착하고 액티브(active) 지역의 질화막을 제거하고 평탄화하므로써 소자 분리막의 디싱 현상을 억제할 수 있다.In addition, in order to solve the dishing phenomenon of the device isolation film after the device isolation film is planarized in the device isolation film planarization process, a nitride film is deposited on the entire surface of the wafer after the device isolation film is formed, and the nitride film in the active region is removed and planarized. The dishing phenomenon can be suppressed.
일반적인 반도체소자의 평탄화 공정에서 연마 평탄도는 연마량이 증가할수록 향상되며, 이와 반대로 연마 균일도는 연마량이 작을수록 향상되는 경향을 나타낸다. 이로 인해 연마 평탄도가 중요한 층간 절연막의 평탄화 공정에서 연마 대상막의 두께를 증가시켜 평탄화 공정을 진행해야 하는데, 이로 인해 연마 균일도는 악화되는 경향을 가진다.In general semiconductor device planarization processes, the polishing flatness is improved as the polishing amount is increased, while the polishing uniformity is improved as the polishing amount is smaller. For this reason, in the planarization process of the interlayer insulating film, in which polishing flatness is important, the thickness of the polishing target film must be increased to proceed the planarization process, which causes the polishing uniformity to deteriorate.
또한 연마균일도가 중요한 소자분리막 평탄화 공정에서는, 연마 대상막의 두께를 감소시켜 평탄화 공정을 진행해야 하는데, 이로 인해 디싱, 라운딩(rounding)과 같은 연마 평탄도 특성이 악화 된다.In addition, in the device isolation film planing process, in which polishing uniformity is important, the planarization process should be performed by reducing the thickness of the polishing target film, which degrades polishing flatness characteristics such as dishing and rounding.
종래의 층간 절연막 평탄화 공정에서, 소자 형성후 도 1A와 같이, 소자들이 밀집되어 있는 셀지역(2)과 주변회로 지역(3)간에는 단차가 생성되는데, 이러한 단차는 소자의 집적도와 함께 급격히 증가하고 있다.In the conventional interlayer insulating film planarization process, as shown in FIG. 1A, after the device is formed, a step is generated between the cell region 2 and the peripheral circuit region 3 in which the devices are densely formed, and the step increases rapidly with the device density. have.
이러한 단차를 완화시키기 위하여 화학적 기계적 평탄화 방법(Chemical Mechanical Polishing; 이하 CMP 법이라 칭함.)을 적용하였지만, 도 1B 에 도시된 단차(5)와 같이, 단차는 여전히 남아있게 되었다.In order to alleviate this step, a chemical mechanical polishing method (hereinafter referred to as CMP method) was applied, but the step still remained, as shown in step 5 shown in FIG. 1B.
상기와 같이, 평탄화층이 형성되지 못하면 후속 공정에서 진행되는 리소그라피(lithography) 공정시 촛점심도가 각각의 부분마다 다르게 되어 디포커스가 발생되고, 결과적으로 반도체 기판 상부에 균일한 패턴을 형성하는 것이 불가능하게 된다.As described above, when the planarization layer is not formed, the depth of focus is different for each part during the lithography process which is performed in a subsequent process, and thus defocus occurs. As a result, it is impossible to form a uniform pattern on the semiconductor substrate. Done.
그리고 소자분리막 평탄화 공정에서 소자분리막을 형성하면 도 2A 의 도면부호 (17)과 같이 되고, 이를 평탄화하면 도 2A 의 도면부호(19)와 같은 소자 분리막의 디싱이 발생하여 이후 게이트 형성 공정에서 폴리실리콘이 잔류하므로써, 소자특성을 열화시킨다.In the device isolation film planarization process, when the device isolation film is formed, the device isolation film is formed as shown by reference numeral 17 of FIG. 2A. When the device isolation film is flattened, dishing of the device isolation film as shown by reference numeral 19 of FIG. This residual deteriorates device characteristics.
또한 평탄화 공정후 웨이퍼 중심부의 소자분리막이 웨이퍼 가장자리에 비해 두꺼운 센터 씨크 현상이 나타나는데, 웨이퍼 중심부의 소자분리막을 제거하기 위해 계속 연마하게 되면 웨이퍼 가장자리의 패드 질화막이 연마되므로써 소자를 형성할 수 없게 되는 문제점이 있다.In addition, after the planarization process, the device isolation film at the center of the wafer is thicker than the wafer edge, and the center seal phenomenon occurs. If the polishing is continued to remove the device separation film at the center of the wafer, the pad nitride film at the edge of the wafer is polished so that the device cannot be formed. There is this.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 연마정지층과 Si-O 결합을 깨트릴 수 있는 도펀트 원자를 이용하여 연마대상막의 두께를 최소화하므로써, 평탄화 공정후 연마 평탄도와 연마 균일도를 동시에 향상시킬 수 있는 평탄화 방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the above problems, by minimizing the thickness of the film to be polished by using a dopant atom that can break the polishing stop layer and the Si-O bond, simultaneously the polishing flatness and polishing uniformity after the planarization process The purpose is to provide a planarization method which can be improved.
한편, 본 발명의 기술적 원리는, 먼저 층간절연막 평탄화 공정에서 연마정지층인 질화막을 주변회로 지역에 선택적으로 형성하여 주변회로 지역의 층간절연막의 연마속도를 느리게 하고, 빠른 연마속도가 필요한 셀지역의 층간절연막에는 도펀트 원자를 도핑하고, 층간절연막의 Si-O 결합을 깨트림으로써, 연마속도를 빠르게 하여 셀지역과 주변회로 지역과 단차를 제거하고 라운딩과 디싱 현상을 감소시킨다.On the other hand, the technical principle of the present invention is to first selectively form a nitride film as a polishing stop layer in the peripheral circuit area in the interlayer insulating film planarization process to slow down the polishing rate of the interlayer insulating film in the peripheral circuit area, and By doping dopant atoms in the interlayer insulating film and breaking Si—O bonds in the interlayer insulating film, the polishing rate is increased to remove cell regions, peripheral circuit regions and steps, and to reduce rounding and dishing.
그리고 소자분리막 평탄화 공정에서, 소자분리막 형성후 연마정지층인 질화막을 필드 지역에 선택적으로 형성하여 필드 지역의 연마속도를 느리게 하고, 액티브 지역에 도펀트 원자를 도핑하여 연마속도를 빠르게 함으로써, 필드 지역의 소자 분리막의 디싱 현상을 억제한다.In the device isolation film planarization process, after forming the device isolation film, a nitride film, which is a polishing stop layer, is selectively formed in the field region to slow down the polishing rate of the field region, and dopant atoms are doped in the active region to increase the polishing rate. The dishing phenomenon of the device isolation film is suppressed.
또한 소자분리막 형성후 질화막을 웨이퍼 가장자리에만 형성하여 웨이퍼 가장자리의 연마속도를 느리게 하고, 웨이퍼 중심부에 도펀트 원자를 도핑하여 연마속도를 빠르게 함으로써, 웨이퍼 중심부의 센터 씨크 현상을 방지하는 것이다.In addition, after forming the isolation layer, a nitride film is formed only at the edge of the wafer to slow down the polishing rate of the wafer edge, and dopant atoms are doped in the center of the wafer to increase the polishing rate, thereby preventing center seeding at the center of the wafer.
도 1A 내지 도 1E는 본 발명의 제 1 실시예로서, 층간 절연막 평탄화 공정에서 질화막 연마 정지층을 마스크로 사용하여 도펀트 원자를 선택적으로 도핑한 후 평탄화하여 연마 평탄도 및 균일도를 동시에 향상시킨 제조 공정단계를 도시한 단면.1A to 1E illustrate a first embodiment of the present invention, in which a dopant atom is selectively doped using a nitride polishing stop layer as a mask in an interlayer insulating film planarization process, and then planarized to simultaneously improve polishing flatness and uniformity. Section showing the steps.
도 2A 내지 도 2D는 본 발명의 제 2 실시예로서, 소자 분리막 평탄화 공정에서 질화막 연마 정지층을 마스크로 이용, 도펀트 원자를 선택적으로 도핑, 평탄화하여 소자분리막의 디싱 및 라운딩 현상을 감소시킨 제조 공정단계를 도시한 단면도.2A to 2D illustrate a second embodiment of the present invention, in which a dopant atom is selectively doped and planarized using a nitride polishing stop layer as a mask in a device isolation planarization process to reduce dishing and rounding of the device isolation layer. Section showing the steps.
도 3A 내지 도 3D는 본 발명의 제 3 실시예로서, 웨이퍼 전면의 연마 균일도가 중요시되는 소자 분리막 평탄화 공정에서 웨이퍼 센터 씨크 현상을 방지하기 위해 질화막 연마 정지층을 마스크로 이용, 도펀트 원자를 선택적으로 도핑, 평탄화시킨 제조 공정단계를 도시한 단면도.3A to 3D illustrate a third embodiment of the present invention, in which a dopant atom is selectively used by using a nitride film polishing stop layer as a mask to prevent wafer center seeding in a device isolation film planing process in which polishing uniformity of a wafer front surface is important. Cross-sectional view showing a manufacturing process step doped and planarized.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1 : 실리콘 기판, 2 : 셀지역, 3 : 주변회로 지역, 4 : 층간 절연막 형성후의 단차, 5 : 종래의 일반적인 평탄화 공정후 남아 있는 단차, 6 : 웨이퍼 가장자리 다이의 셀지역, 7 : 웨이퍼 중심부 다이의 셀지역, 8 : 층간 절연막, 9, 13, 14 : 평탄화 공정후의 층간 절연막, 10, 20 : 연마 정지층, 11, 21, 29 : 식각으로 제거되는 질화막, 12, 22, 30 : 도펀트 원자의 도핑, 23, 31 : 평탄화 공정후 형성된 소자 분리막, 24 : 웨이퍼 가장자리 다이, 25 : 웨이퍼 중심부 다이1 silicon substrate, 2 cell region, 3 peripheral circuit region, 4 step difference after interlayer insulating film formation, 5 step remaining after conventional general planarization process, 6 cell region of wafer edge die, 7 wafer center die Cell region, 8: interlayer insulating film, 9, 13, 14: interlayer insulating film after planarization process, 10, 20: polishing stop layer, 11, 21, 29: nitride film removed by etching, 12, 22, 30: dopant atom Doping, 23, 31: device isolation film formed after planarization process, 24: wafer edge die, 25: wafer center die
상기와 같은 목적을 달성하기 위하여,본 발명에서의 평탄화 방법의 특징은,In order to achieve the above object, the feature of the planarization method in the present invention,
층간 절연막 평탄화 공정에서 하부의 소자 형성층에 의해 단차가 발생한 반도체 기판상에 층간 절연막을 형성하는 공정과,Forming an interlayer insulating film on the semiconductor substrate on which the step is caused by the lower element formation layer in the interlayer insulating film planarization step;
층간 절연막위에 연마정지층인 질화막을 형성하는 공정과,Forming a nitride film as a polishing stop layer on the interlayer insulating film;
상기 셀 지역에 형성된 질화막을 선택적으로 제거하는 공정과,Selectively removing the nitride film formed in the cell region;
도펀트 원자를 웨이퍼 전면에 도핑하는 공정과,Doping the dopant atoms to the entire surface of the wafer,
CMP 법으로 평탄화하는 공정을 실시하는 공정으로 구성됨에 있다.It consists of the process of performing the process of planarization by CMP method.
또한 상기 목적을 달성하기 위한 본 발명에서의 특징은,In addition, a feature in the present invention for achieving the above object,
소자분리막 평탄화 공정에서, 소자분리막을 형성하는 공정과,In the device isolation film planarization process, forming a device isolation film;
질화막을 형성하는 공정과,Forming a nitride film,
액티브 영역의 질화막을 선택적으로 제거하는 공정과,Selectively removing the nitride film of the active region;
웨이퍼 전면에 도펀트 원자를 도핑하는 공정과,Doping the dopant atoms to the entire surface of the wafer,
CMP 법으로 평탄화 공정을 실시하는 공정으로 구성됨에 있다.It is comprised from the process of performing a planarization process by a CMP method.
또한, 발명에서의 평탄화 방법의 다른 특징은,Moreover, the other characteristic of the planarization method in this invention is
소자분리막 평탄화 공정에서 소자분리막을 형성하고, 상기 소자분리막 위에 질화막을 형성하는 공정과,Forming a device isolation film in the device isolation film planarization process and forming a nitride film on the device isolation film;
웨이퍼 중심부의 질화막을 제거하는 공정과,Removing the nitride film in the center of the wafer,
웨이퍼 전면에 도펀트 원자를 도핑하는 공정과,Doping the dopant atoms to the entire surface of the wafer,
CMP 법으로 평탄화 공정을 실시하는 공정으로 구성됨에 있다.It is comprised from the process of performing a planarization process by a CMP method.
이하 본 발명의 방법에 따른 평탄화 방법을 첨부 도면을 참고하여 설명하고자 한다.Hereinafter, a planarization method according to the method of the present invention will be described with reference to the accompanying drawings.
먼저, 도 1 은 층간 절연막 평탄화 공정에서 소자가 밀집된 셀 지역의 층간 절연막으로 BPSG를 형성한 후, 질화막을 형성하고 연마정지층인 질화막을 마스크로 이용하여 도펀트 원자를 셀지역에 선택적으로 도핑한 후, 평탄화하여 연마 평탄도 및 균일도를 동시에 향상시키는 방법을 나타낸 단면도이다.First, FIG. 1 illustrates that BPSG is formed as an interlayer insulating film in a cell region in which devices are densely formed in the interlayer insulating film planarization process, and then a dopant atom is selectively doped into the cell region by using a nitride film as a mask and a polishing stop layer. And sectional drawing which shows the method of planarizing and improving polishing flatness and uniformity simultaneously.
도 1A 를 참조하면, 패턴 밀도가 높은 셀 지역(2)과 패턴 밀도가 상대적으로 낮은 주변회로 지역(3)간에 형성된 단차를 보여주는 것으로, 셀 지역(2)과 주변회로지역(3)에서는 단차(4)가 존재한다.Referring to FIG. 1A, a step formed between a cell region 2 having a high pattern density and a peripheral circuit region 3 having a relatively low pattern density is shown. In the cell region 2 and the peripheral circuit region 3, a step ( 4) exists.
이때 상기 단차(4)를 제거하기 위해, CMP 법으로 평탄화 하면, 단차(4)가 높은 셀 지역(3)이 연마되는 동안 평탄화용 패드의 탄성 변형에 의해 주변회로 지역(3)도 동시에 연마되므로, 연마 후에도 단차(5)가 계속 존재하게 된다.At this time, if the step 4 is planarized to remove the step 4, the peripheral circuit area 3 is simultaneously polished by elastic deformation of the planarizing pad while the cell area 3 having the high step 4 is polished. The step 5 continues to exist even after polishing.
도시된 단차(5) 만큼의 단차를 제거하려면, BPSG 막을 더욱 두껍게 증착하고, 연마량을 증가시켜야 한다. 그러나 연마량이 증가함에 따라 도 1B 의 도면부호(9)와 같이, 전체적인 연마 균일도가 나빠지는 단점이 있으므로 일정 두께의 이상의 BPSG막을 증착할 수 없다.In order to eliminate the step as shown in step 5, the BPSG film must be deposited thicker and the amount of polishing increased. However, as the polishing amount increases, as shown by reference numeral 9 of FIG. 1B, the overall polishing uniformity is deteriorated, so that a BPSG film having a predetermined thickness or more cannot be deposited.
상기와 같은 문제점을 해결하고 연마 평탄도와 균일도를 향상시키기 위해 본 발명의 방법에 따른 평탄화 공정을 설명하면 다음과 같다.The planarization process according to the method of the present invention to solve the above problems and improve the polishing flatness and uniformity is as follows.
먼저, 셀 지역과 주변회로 지역에 BPSG를 5000-30000 Å정도로 전면 증착하고 750-850℃로 플로우 한다. 상기 BPSG막 위에 연마정지층인 질화막을 100-1500Å으로 증착하고 질화막을 마스크로 이용하여 셀지역의 질화막을 선택적으로 제거하여 주변회로 지역에만 형성한다. (도 1C 참조)First, BPSG is deposited to 5000-30000 mW in the cell area and the peripheral circuit area and flows at 750-850 ° C. A nitride film, which is an abrasive stop layer, is deposited on the BPSG film at 100-1500Å, and the nitride film of the cell region is selectively removed using the nitride film as a mask to form only the peripheral circuit region. (See Figure 1C)
이 후 수소(hydrogen) 또는 불소(flourine)와 같은 층간절연막의 Si-O 결합을 깨트릴 수 있는 도펀트 원자들을 5-50KeV의 에너지로 도핑하고, 300-1300℃의 온도로 열처리한다. (도 1D 참조)Thereafter, dopant atoms that can break the Si—O bond of the interlayer dielectric such as hydrogen or fluorine are doped with an energy of 5-50 KeV and heat-treated at a temperature of 300-1300 ° C. (See Figure 1D)
CMP 법으로 평탄화 공정을 진행하면 도 1E의 부호 (13)과 같은 연마 평탄도를 얻으며, 또한 도 1F 의 부호 (14)와 같이 웨이퍼내에서 균일한 연마 특성을 나타낸다.When the planarization process is carried out by the CMP method, polishing flatness as shown by reference numeral 13 in FIG. 1E is obtained, and uniform polishing characteristics are exhibited in the wafer as shown by reference numeral 14 in FIG. 1F.
도 2 는 본 발명의 제 2 실시예로서, 소자분리막 평탄화 공정에서 질화막 연마정지층을 마스크로 이용, 도펀트 원자를 선택적으로 도핑하고 평탄화하여 소자분리막의 디싱 및 라운딩 현상을 감소시킨 것이다.FIG. 2 illustrates a second embodiment of the present invention, in which a doping atom is selectively doped and planarized using a nitride polishing stop layer as a mask in a device isolation film planing process to reduce dishing and rounding of the device isolation film.
도 2A 는 소자분리막 형성후 종래의 일반적인 평탄화 공정후 발생하는 소자분리막의 디싱 및 라운딩 현상을 나타내었다.2A illustrates dishing and rounding of the device isolation layer after the conventional planarization process after forming the device isolation layer.
상기한 문제점을 해결하기 위해 소자분리막인 O3TEOS를 4000-10000Å으로 형성하고 600-1200℃로 어닐링하며, O3TEOS막 위에 질화막을 50-1000Å으로 증착하고, 액티브 지역을 질화막을 제거한다.(도 2B 참조)In order to solve the above problems, an O 3 TEOS, which is an element isolation film, is formed at 4000-10000 Pa and annealed at 600-1200 ° C., a nitride film is deposited at 50-1000 Pa on the O 3 TEOS film, and the nitride film is removed from the active region. (See Figure 2B)
도펀트 원자들을 도핑하고 열처리한 후 (도 2C 참조), 평탄화하면 도 2D도의 부호 (23)과 같은 연마 양상을 나타낸다.After doping and heat treatment of the dopant atoms (see FIG. 2C), planarization shows polishing behavior as shown by reference numeral 23 in FIG. 2D.
도 3 은 본 발명의 제 3 실시예로서, 웨이퍼 전면의 연마균일도가 중요한 소자분리막 공정에서, 연마정지층인 질화막을 마스크로 이용, 도펀트 원자를 웨이퍼 중심부에 선택적으로 도핑하고 평탄화하여 센티 씨크 현상을 나타낸 것이다.FIG. 3 is a third embodiment of the present invention. In the device isolation film process in which the polishing uniformity of the entire wafer surface is important, the dopant atoms are selectively doped and planarized to the center of the wafer by using a nitride film as a mask as a polishing stop layer, thereby preventing centrifugal phenomenon. It is shown.
상기한 문제점을 해결하기 위해 소자분리막을 형성하고 소자분리막 위에 질화막을 형성하고, 웨이퍼 중심부에 질화막을 선택적으로 제거한다.(도 3B 참조)In order to solve the above problems, a device isolation film is formed, a nitride film is formed over the device isolation film, and the nitride film is selectively removed at the center of the wafer (see FIG. 3B).
그리고 도펀트 원자들을 도핑하고 열처리 한 후(도 3C 참조), 평탄화하면, 도 3D도 의 부호 (31)과 같은 연마균일도를 얻을 수 있다.After the dopant atoms are doped and heat-treated (see FIG. 3C), planarization can yield a polishing uniformity as shown by reference numeral 31 in FIG. 3D.
이때 상기 CMP 공정시 사용되는 슬러리는 산화막용 슬러리로서 pH는 9-13이며, 50-300㎚ 크기의 실리카 입자가 현탁되어 있는 것을 사용한다.At this time, the slurry used in the CMP process is used as the slurry for the oxide film pH is 9-13, suspended silica particles of 50-300nm size.
이상 상술한 바와 같이, 본 발명은 층간절연막 형성후 전면에 연마정지층인 질화막을 웨이퍼 전면에 증착하고 셀지역의 질화막을 선택적으로 제거한 후, Si-O 결합을 깨트릴 수 있는 도펀트 원자를 도핑하고 평탄화함으로써, 연마 균일도를 향상시킬 수 있다. 또한 셀 지역과 주변회로 지역간의 단차를 최소화하므로써, 제조공정 수율 및 소자 동작의 신뢰성을 향상시킨다.As described above, in the present invention, after forming the interlayer insulating film, the nitride film as the polishing stop layer is deposited on the entire surface of the wafer, and the nitride film in the cell region is selectively removed, and then the dopant atoms that can break the Si-O bonds are doped. By planarization, polishing uniformity can be improved. It also improves manufacturing process yield and device operation reliability by minimizing the step between cell area and peripheral circuit area.
아울러, 웨이퍼내 연마균일도 특성이 중요한 소자분리막 평탄화 공정에서 소자분리막 형성후 질화막을 웨이퍼 전면에 증착하고 웨이퍼 중심부에 질화막을 제거한 후, Si-O 결합을 깨트릴 수 있는 도펀트 원자를 도핑하고 평탄화하므로써, 연마균일도를 향상시킨다.In addition, in the device isolation film planing process in which the polishing uniformity property of the wafer is important, after the device isolation film is formed, the nitride film is deposited on the entire surface of the wafer, the nitride film is removed from the center of the wafer, and the dopant atoms that can break the Si-O bond are doped and planarized. Improve the polishing uniformity.
또한 소자분리막 평탄화 공정에서 소자분리막 평탄화후 발생하는 소자분리막의 디싱 현상을 해결하기 위해 소자분리막 현성후 질화막을 웨이퍼 전면에 증착하고 액티브 지역의 질화막을 제거하고 평탄화하므로써, 소자분리막의 디싱 현상을 감소시켜 게이트 형성을 용이하게 한다.In addition, in order to solve the dishing phenomenon of the device isolation film that occurs after the device isolation film is planarized in the device isolation film flattening process, a nitride film is deposited on the entire surface of the wafer after the device isolation film is formed, and the nitride film of the active region is removed and planarized, thereby reducing the dishing phenomenon of the device isolation film. Facilitates gate formation.
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