KR19980047084A - Silicon on Insulator Wafer Fabrication Method - Google Patents
Silicon on Insulator Wafer Fabrication Method Download PDFInfo
- Publication number
- KR19980047084A KR19980047084A KR1019960065526A KR19960065526A KR19980047084A KR 19980047084 A KR19980047084 A KR 19980047084A KR 1019960065526 A KR1019960065526 A KR 1019960065526A KR 19960065526 A KR19960065526 A KR 19960065526A KR 19980047084 A KR19980047084 A KR 19980047084A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- film
- forming
- planarization
- polishing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 99
- 229910052710 silicon Inorganic materials 0.000 title claims description 11
- 239000010703 silicon Substances 0.000 title claims description 11
- 239000012212 insulator Substances 0.000 title claims description 4
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 230000008569 process Effects 0.000 claims abstract description 62
- 238000005498 polishing Methods 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000000126 substance Substances 0.000 claims abstract description 5
- 238000005520 cutting process Methods 0.000 claims abstract description 4
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims abstract description 3
- -1 boro phosphor Chemical compound 0.000 claims description 16
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- 239000001257 hydrogen Substances 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 6
- 239000005368 silicate glass Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 87
- 230000000903 blocking effect Effects 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
패터닝 및 본딩된 SOI 웨이퍼(PBSOI)의 제조 공정에서, 패터닝된 웨이퍼의 평탄화 정도를 개선시킬 수 있는 PBSOI 소자의 평탄화 방법에 관하여 개시되어 있다. 이를 위하여, 패턴이 형성되어 있는 제1 웨이퍼를 형성하는 단계와, 상기 제1 웨이퍼를 평탄화하는 단계와, 상기 제1 웨이퍼를 반도체 기판으로 사용되는 제2 웨이퍼에 본딩(bonding)하는 단계와, 상기 본딩된 제1 웨이퍼의 이면(backside)을 절단하는 단계를 포함하는 SOI 소자의 형성 방법에 있어서, 상기 제1 웨이퍼를 평탄화하는 방법은, 패턴이 형성되어 있는 제1 웨이퍼의 상부에 연마 저지막을 형성하는 단계와, 상기 연마 저지막의 상부에 폴리 실리콘으로 구성된 물질막을 형성하는 단계와, 상기 물질막의 상부에 화학 기계적 연마(CMP) 공정을 진행하여 상기 물질층의 일부를 제거하는 단계와, 상기 CMP가 진행된 반도체 기판 상에 본딩공정에서 사용될 절연막을 형성하는 단계와, 상기 절연막에 수소 이온 주입을 실시하는 단계를 포함하여 구성되는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법을 제공한다. 따라서, 수율을 향상하고 공정을 단순화하여 비용을 절감할 수 있는 PBSOI 소자의 제1 웨이퍼 평탄화 방법을 달성할 수 있다In the manufacturing process of a patterned and bonded SOI wafer (PBSOI), a method of planarizing a PBSOI device that can improve the degree of planarization of a patterned wafer is disclosed. To this end, forming a first wafer having a pattern formed, planarizing the first wafer, bonding the first wafer to a second wafer used as a semiconductor substrate, A method of forming an SOI device comprising cutting a backside of a bonded first wafer, wherein the method of planarizing the first wafer comprises forming an abrasive stopper film on top of a first wafer on which a pattern is formed. Forming a material film made of polysilicon on the polishing stopper film, performing a chemical mechanical polishing (CMP) process on the material film, and removing a part of the material layer; And forming an insulating film to be used in the bonding process on the advanced semiconductor substrate, and performing hydrogen ion implantation into the insulating film. Providing a first wafer planarization method of the SOI device of ranging. Therefore, it is possible to achieve the first wafer planarization method of the PBSOI device, which can reduce the cost by improving the yield and simplifying the process.
Description
본 발명은 실리콘-온 인슐레이터(silicon on insulator; 이하 SOI라 한다) 웨이퍼의 제조 방법에 관한 것으로, 특히 패터닝 및 본딩된 SOI (patterned and bonded SOI; 이하 PBSOI라 한다) 웨이퍼의 제조 공정에 있어서, 패터닝된 웨이퍼의 평탄화 정도를 개선시킬 수 있는 SOI 소자의 평탄화 방법에 관한 것이다.The present invention relates to a method for manufacturing a silicon on insulator (hereinafter referred to as SOI) wafer, and more particularly to a patterning and bonded SOI (hereinafter referred to as PBSOI) wafer manufacturing process. The present invention relates to a planarization method of an SOI device capable of improving the planarization degree of a wafer.
반도체 장치의 집적도가 256Mb급 이상으로 고집적화 됨에 따라, SOI 기술이 차세대 고집적 기억소자의 핵심 기술로 주목받고 있다. SOI 기술은 실리콘 기판 상에 형성되는 반도체 소자들을 보다 효과적으로 상호 분리할 수 있으며, 벌크 실리콘 상에 형성된 소자보다 SOI 상에 형성된 소자가 결과적으로 요구하는 공정수가 줄어들고, IC칩 내에 형성된 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 이점이 있다.As the integration density of semiconductor devices is higher than 256Mb, SOI technology is attracting attention as a core technology of the next generation of highly integrated memory devices. SOI technology can more effectively separate the semiconductor devices formed on the silicon substrate, and the number of processes required by the devices formed on the SOI as a result less than the devices formed on the bulk silicon, and the capacitance between the devices formed in the IC chip There is an advantage that the capacitive coupling is reduced.
최근에는 반도체 소자의 집적도를 높이기 위해 SOI층 하부에 커패시터 및 워드 라인 패턴을 형성하는 SOI 웨이퍼, 즉 PBSOI 웨이퍼 형성 기술에 관심이 집중되고 있으며, 이는 현재 가장 많이 채택되고 있는 SOI 웨이퍼 제조 방법이다.Recently, attention has been focused on a SOI wafer, that is, a PBSOI wafer forming technology, which forms a capacitor and a word line pattern under the SOI layer in order to increase the integration degree of a semiconductor device, which is the most widely adopted SOI wafer manufacturing method.
이러한, PBSOI 웨이퍼 형성 기술은 커패시터(capacitor)나 워드 라인(word line)과 같은 패턴이 형성되어 있는 제1 웨이퍼를 평탄화한다. 이것을 다시 반도체 기판으로 사용될 제2 웨이퍼에 본딩을 통하여 접합시킨다. 상기 본딩을 통하여 반도체 기판, 즉 제2 웨이퍼의 상부에 접합된 제1 웨이퍼의 이면(backside)을 식각 및 화학기계적 연마공정(CMP)을 통하여 소정의 두께로 절단함으로써 PBSOI 웨이퍼를 제조한다.Such a PBSOI wafer formation technique flattens the first wafer on which a pattern such as a capacitor or a word line is formed. This is again bonded by bonding to a second wafer to be used as a semiconductor substrate. A PBSOI wafer is manufactured by cutting the backside of the semiconductor wafer, that is, the first wafer bonded to the upper part of the second wafer to the predetermined thickness through etching and chemical mechanical polishing (CMP).
본 발명은 이러한 PBSOI 웨이퍼 형성 기술 중에서 제1 웨이퍼를 평탄화하는 방법에 관한 것이다.The present invention relates to a method of planarizing a first wafer among such PBSOI wafer forming techniques.
종래 기술에 있어서의 PBSOI 웨이퍼 제조 공정에서 제1 웨이퍼를 평탄화하는 방법을 첨부된 도면을 참조하여 설명한다.A method of planarizing the first wafer in the PBSOI wafer fabrication process in the prior art will be described with reference to the accompanying drawings.
도 1내지 도 6은 종래의 PBSOI 웨이퍼 제조 공정의 제1 웨이퍼를 평탄화하는 방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도이다.1 to 6 are cross-sectional views in order of a process for explaining a method of planarizing a first wafer of a conventional PBSOI wafer fabrication process.
도 1을 참조하면, 제1 웨이퍼(1)의 상부에 국부적 산화에 의한 소자 분리법(LOCOS: Local Oxidation of Silicon, 이하 'LOCOS'라 칭함)에 의한 필드 산화막(3)을 형성하고 커패시터나 워드라인과 같은 패턴(5)을 형성한다. 이어서, 상기 패턴(5)이 형성된 제1 웨이퍼(1)의 전면에 평탄화 공정을 진행하기 위한 평탄화막(7)을 증착한다. 여기서, 상기 평탄화막(7)을 증착하는 방법은, 패턴(5)이 형성된 제1 웨이퍼(1)의 전면에 고온산화막(HTO: High temerature oxide)을 2000Å의 두께로 증착하고 세정공정을 진행한다. 계속해서, 상기 고온산화막의 상부에 불순물이 도핑되지 않은 실리콘막(USG: Undoped Silicate Glass)을 7000Å의 두께로 증착한다. 이어서, 상기 불순물이 도핑되지 않은 실리콘막의 상부에 TEOS(tetra ethyl orthosilicate)막을 4000Å의 두께로 형성한후, 습식 열처리공정(Wet anneal)을 진행하여 패턴(5)의 상부에 평탄화막(7)의 형성을 완성한다.Referring to FIG. 1, a field oxide layer 3 is formed on an upper portion of a first wafer 1 by local oxidation of silicon (LOCOS), and a capacitor or a word line is formed. To form a pattern (5). Subsequently, a planarization film 7 for performing a planarization process is deposited on the entire surface of the first wafer 1 on which the pattern 5 is formed. In the method of depositing the planarization film 7, a high-temperature oxide film (HTO) is deposited on the entire surface of the first wafer 1 on which the pattern 5 is formed to a thickness of 2000 GPa and the cleaning process is performed. . Subsequently, an impurity doped silicon film (USG: Undoped Silicate Glass) is deposited on the high temperature oxide film to a thickness of 7000 Å. Subsequently, a tetra ethyl orthosilicate (TEOS) film is formed on the silicon film that is not doped with impurities, and has a thickness of 4000 kPa. Complete the formation.
도 2를 참조하면, 상기 평탄화를 진행하기 위한 평탄화막(7)에 화학 기계적 연마(CMP: Chemical Mechanical Polishing, 이하 'CMP'라 칭함) 공정을 진행하여 평탄화막(7)의 상부에 존재하는 단차를 제거할 수 있는 평탄화 공정을 진행한다. 하지만, 상기 CMP 공정에서 연마저지막(polishing stopper)이 없기 때문에, CMP를 마치고 제1 웨이퍼의 가장자리에 있는 10㎜까지의 부분(6)을 제거한 후에도, 전체적인 제1 웨이퍼(1) 두께의 편차(D)가 1000∼1600Å이나 발생하는 문제가 있다.Referring to FIG. 2, a step that is present in the upper portion of the planarization layer 7 may be performed by performing a chemical mechanical polishing (CMP) process on the planarization layer 7 for the planarization process. Proceed with the planarization process to remove the. However, since there is no polishing stopper in the CMP process, even after removing the portion 6 up to 10 mm at the edge of the first wafer after finishing the CMP, the overall thickness of the first wafer 1 ( D) is 1000-1600 Hz, but there exists a problem.
이러한 제1 웨이퍼의 평탄화 공정에서 발생하는 두께의 편차(D)는 단위 시간내에 공정의 처리 속도를 지연시킬 뿐만 아니라, 후속 공정에서 제2 웨이퍼와 본딩시에 본딩 결함의 원인이 되어 제1 웨이퍼와 제2 웨이퍼의 접합부에서 박리 현상을 유발시켜 공정의 수율을 저하시키는 원인이 된다.The variation D of the thickness generated in the planarization process of the first wafer not only delays the processing speed of the process within a unit time, but also causes a defect in bonding during bonding with the second wafer in a subsequent process. A peeling phenomenon is caused at the junction of the second wafer, which causes a decrease in the yield of the process.
또한, 이러한 두께의 편차(D)를 고려하여서, CMP 공정에서 연마를 진행할 때에 1000∼2000Å의 공정 여유(process margin)를 두고 평탄화층에 대한 연마를 중지해야만 하는데, 이것은 제1 웨이퍼(1)의 두께를 줄이는 것을 불가능하게 만들고 있다.In addition, in consideration of such a deviation D of the thickness, the polishing of the planarization layer must be stopped with a process margin of 1000 to 2000 kPa when polishing is performed in the CMP process. It makes it impossible to reduce the thickness.
도 3을 참조하면, 상기 CMP 공정이 완료된 평탄화막(7)에 세정 공정을 진행하고, 이어서 제2 웨이퍼와 본딩이 잘되게 하기 위하여 평탄화막(7)의 상부에 절연막, 예컨대, BPSG(boro phosphor silicate glass)막(8)을 3500Å의 두께로 형성한다.Referring to FIG. 3, a cleaning process is performed on the planarization film 7 where the CMP process is completed, and then an insulating film, for example, boro phosphor silicate, is formed on top of the planarization film 7 in order to bond the second wafer well. glass) film 8 is formed to a thickness of 3500 kPa.
도 4를 참조하면, 상기 BPSG막(8)의 상부에 주사 범위(Rp: Range Projection)를 표면으로부터 3500Å 이상의 깊이로 하여 수소이온을 이온주입하여 후속 공정에서 식각저지층으로 활용한다.Referring to FIG. 4, hydrogen ions are ion-implanted with a scanning range (Rp: Range Projection) at a depth of 3500 Pa or more from the surface of the BPSG film 8 to be used as an etch stop layer in a subsequent process.
도 5를 참조하면, 상기 수소 이온주입이 완료된 제1 웨이퍼를, 접합면에 본딩을 원활하게 하기 위한 BPSG막(10)이 형성된 제2 웨이퍼(9)의 상부에 본딩한다. 여기서, 본딩을 통하여 두 웨이퍼를 접합할 때, 접합면의 표면 상태, 즉, 평면성(flatness), 균일성(uniformity) 및 고른 정도(roughness)등은 본딩의 수율을 결정하는 주요한 원인이 되며, 때에 따라서 이러한 조건이 충족되지 못한 경우에는 미접합 부분이 발생하게 된다.Referring to FIG. 5, the hydrogen-implanted first wafer is bonded onto the second wafer 9 having the BPSG film 10 formed thereon for smooth bonding to the bonding surface. Here, when bonding two wafers through bonding, the surface state of the bonding surface, i.e., flatness, uniformity and roughness, is a major factor in determining the yield of bonding. Therefore, when these conditions are not met, the unbonded portion occurs.
따라서, 종래의 기술에서는, 이러한 접합면의 표면 상태, 즉, 평면성(flatness), 균일성(uniformity) 및 고른정도(roughness) 등을 개선하기 위하여, 웨이퍼 본딩 이전 공정에서 평탄화막(7)의 두께가 6000∼8000Å이 되도록 CMP를 진행하고 있다.Therefore, in the prior art, the thickness of the flattening film 7 in the pre-wafer bonding process in order to improve the surface state of such a bonding surface, that is, flatness, uniformity, roughness, and the like. CMP is progressed to be 6000 to 8000 Hz.
도 6을 참조하면, 상기 제1 웨이퍼(1)와 제2 웨이퍼(9)의 본딩된 접착력을 개선하기 위하여, 400∼600℃의 온도 범위에서 1시간 동안 열처리 공정을 진행한 후, 제1 웨이퍼에 대하여 이면 연마(backside grinding)를 실시하고, 수소이온을 이온 주입하여 형성된 식각 저지층을 이용하여 식각 공정을 진행한다. 이어서, 선택적으로 필드산화막(3)을 제외한 제1 웨이퍼(1)의 실리콘만을 CMP 공정을 통하여 연마함으로써 전체적인 PBSOI 기판의 제조공정을 완료한다.Referring to FIG. 6, in order to improve the bonding strength between the first wafer 1 and the second wafer 9, the heat treatment process is performed for 1 hour in a temperature range of 400 ° C. to 600 ° C., and then the first wafer. Backside grinding is performed on the substrate, and the etching process is performed using an etching stop layer formed by ion implantation of hydrogen ions. Subsequently, only the silicon of the first wafer 1 except for the field oxide film 3 is polished through the CMP process to complete the manufacturing process of the entire PBSOI substrate.
상술한 종래의 PBSOI 기판의 제조 공정에 있어서의 문제점은 제1 웨이퍼를 평탄화하는 공정에서 발생하는 두께의 편차에서 파생하는 박리현상에 의한 수율의 저하와, 평탄화를 진행하기 위한 공정이 너무 복잡하고, 비용이 많이 드는 문제점이 있다. 일예로 단위 웨이퍼당 처리 비용은 35$이나 소요된다.The problem in the conventional manufacturing process of the PBSOI substrate described above is that the yield reduction due to the peeling phenomenon derived from the variation in the thickness generated in the process of planarizing the first wafer and the process for proceeding planarization are too complicated. There is a costly problem. For example, the processing cost per unit wafer is $ 35.
본 발명이 이루고자 하는 기술적 과제는 제1 웨이퍼의 평탄화 공정을 개선하여 PBSOI 공정에서 수율을 향상하고 공정을 단순화하여 비용을 절감할 수 있는 PBSOI 소자의 제1 웨이퍼 평탄화 방법을 제공하는데 있다.An object of the present invention is to provide a first wafer planarization method of a PBSOI device that can reduce costs by improving the yield of the first wafer and improving the yield in the PBSOI process and simplifying the process.
도 1 내지 도 6은 종래의 PBSOI(patterned and bonded SOI) 웨이퍼 제조 공정중에서 제1 웨이퍼를 평탄화하는 방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도이다.1 through 6 are cross-sectional views illustrating a method of planarizing a first wafer in a conventional patterned and bonded SOI (PBSOI) wafer manufacturing process, according to a sequence of steps.
도 7 내지 도 14는 본 발명의 바람직한 실시예에 의한 PBSOI 웨이퍼 제조 공정중에서 제1 웨이퍼를 평탄화하는 방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도이다.7 to 14 are cross-sectional views in order of a process to explain a method of planarizing a first wafer in a PBSOI wafer manufacturing process according to a preferred embodiment of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings
100: 제1 웨이퍼, 102: 필드 산화막,100: first wafer, 102: field oxide film,
104: 패턴, 106: 연마 저지막,104: pattern, 106: abrasive blocking film,
108: 물질막, 110: 제1 웨이퍼의 절연(BPSG)막,108: material film, 110: insulating film of first wafer (BPSG),
112: 제2 웨이퍼의 절연(BPSG)막, 114: 제2 웨이퍼.112: an insulating (BPSG) film of the second wafer, 114: a second wafer.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 패턴이 형성되어 있는 제1 웨이퍼를 형성하는 단계와, 상기 제1 웨이퍼를 평탄화하는 단계와, 상기 제1 웨이퍼를 반도체 기판으로 사용되는 제2 웨이퍼에 본딩(bonding)하는 단계와, 상기 본딩된 제1 웨이퍼의 이면(backside)을 절단하는 단계를 포함하는 실리콘-온-인슐레이터(SOI: Silicon on Insulator) 소자의 형성 방법에 있어서, 상기 제1 웨이퍼를 평탄화하는 방법은, 패턴이 형성되어 있는 제1 웨이퍼의 상부에 연마 저지막(polishing stopper)을 형성하는 단계와, 상기 연마 저지막의 상부에 폴리실리콘으로 구성된 물질막을 형성하는 단계와, 상기 물질막의 상부에 화학기계적 연마(CMP) 공정을 진행하여 상기 물질층의 일부를 제거하는 단계와, 상기 CMP가 진행된 반도체 기판상에 본딩공정에서 사용될 절연막을 형성하는 단계와, 상기 절연막에 수소 이온 주입을 실시하는 단계를 포함하여 구성되는 것을 특징으로 하는 SOI 소자의 제1 웨이퍼 평탄화 방법을 제공한다.In order to achieve the above technical problem, the present invention provides a method of forming a first wafer having a pattern formed thereon, planarizing the first wafer, and forming the first wafer on a second wafer used as a semiconductor substrate. A method of forming a silicon on insulator (SOI) device comprising bonding and cutting a backside of the bonded first wafer, wherein the first wafer is formed. The planarization method may include forming a polishing stopper on the first wafer on which the pattern is formed, forming a material film made of polysilicon on the polishing stopper, and forming an upper portion of the material film. Performing a chemical mechanical polishing (CMP) process to remove a portion of the material layer, and forming an insulating film to be used in the bonding process on the semiconductor substrate subjected to the CMP. And a step of implanting hydrogen ions into the insulating layer, thereby providing a first wafer planarization method of an SOI device.
상기 연마 저지막은 화학 기상 증착법(CVD)에 의하여 형성된 산화막으로, 연마선택비는 폴리실리콘으로 구성된 물질막과 비교하여 100배 이상인 것이 바람직하다.The polishing stopper film is an oxide film formed by chemical vapor deposition (CVD), and the polishing selectivity is preferably 100 times or more as compared with the material film composed of polysilicon.
상기 연마 저지막은 그 두께가 300Å 이하인 것이 바람직하다.It is preferable that the thickness of the said abrasive | polishing stopper film is 300 GPa or less.
상기 패턴은 커패시터 또는 메모리 소자의 워드 라인(word line)인 것이 적합하다.The pattern is suitably a word line of a capacitor or a memory element.
상기 절연막은 BPSG(boro phosphor silicate glass) 또는 CVD에 의하여 형성된 산화막인 것이 바람직하다.The insulating film is preferably an oxide film formed by boro phosphor silicate glass (BPSG) or CVD.
상기 CVD에 의하여 형성된 산화막은 두께가 3000Å 이하인 것이 바람직하다. 상기 절연막에 수소 이온 주입을 실시하는 방법은, 주사 범위(Rp: projection range)를 제1 웨이퍼의 표면에서부터 2500∼3500Å의 깊이로 하고, 수소 이온의 양을 1016∼ 1017atoms ion/㎠ 도즈(dose)로 실시하는 것이 바람직하다.The oxide film formed by the CVD preferably has a thickness of 3000 Pa or less. In the method of implanting hydrogen ions into the insulating film, the scanning range (Rp: projection range) is set to a depth of 2500 to 3500 Pa from the surface of the first wafer, and the amount of hydrogen ions is 10 16 to 10 17 atoms ion / cm 2 dose It is preferable to carry out by (dose).
먼저, 상세한 설명에 앞서서, 본 발명의 요지를 간단히 요약하면 다음과 같다. 종래 기술의 문제점이 발생하는 근본적인 원인은, 제1 웨이퍼의 평탄화막을 평탄화 시키는 공정에서 연마 저지막(polishing stopper)이 없어서 발생한다. 이러한 점을 개선하기 위하여 본 발명에서는 제1 웨이퍼의 패턴의 상부에 CVD법에 의하여 고온에서 생성한 산화막(HTO)을 연마저지막으로 형성하고, 이어서 상기 연마저지막 상부에 연마저지막과 비교하여 연마선택비가 100배 이상의 큰 차이를 갖는 폴리실리콘으로 구성된 물질막을 증착하여 CMP를 통한 평탄화를 진행함으로써 제1 웨이퍼의 평탄화 공정에서 발생하는 두께의 편차 문제를 해결하는 것이 본 발명의 요지이다.First, prior to detailed description, briefly summarized the gist of the present invention. The root cause of the problem of the prior art is caused by the absence of a polishing stopper in the process of planarizing the planarization film of the first wafer. In order to improve this point, in the present invention, an oxide film (HTO) produced at a high temperature by a CVD method is formed on the pattern of the first wafer as a polishing blocking film, and then on the polishing blocking film, SUMMARY OF THE INVENTION It is a subject of the present invention to solve a thickness variation problem occurring in a planarization process of a first wafer by depositing a material film made of polysilicon having a large difference in polishing selectivity of 100 times or more and planarization through CMP.
본 발명에 따르면, PBSOI 공정의 제1 웨이퍼의 평탄화 공정에서 USG, TEOS막 대신에 폴리 실리콘으로 구성된 물질막을 사용하여 제1 웨이퍼의 평탄화 공정에서 발생하는 두께의 편차를 감소시킴으로써, 본딩 공정에서 수율을 향상시키고, 제1 웨이퍼의 평탄화 공정을 보다 단순화하여, 비용을 절감할 수 있다.According to the present invention, by using a material film composed of polysilicon instead of a USG and TEOS film in the planarization process of the first wafer of the PBSOI process, the variation in the thickness generated in the planarization process of the first wafer is reduced, so that the yield in the bonding process It is possible to improve the cost, and to simplify the planarization process of the first wafer, thereby reducing the cost.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 7 내지 도 13은 본 발명의 바람직한 실시예에 의한 PBSOI 웨이퍼 제조 공정의 제1 웨이퍼를 평탄화하는 방법을 설명하기 위하여 공정의 순서에 따라 도시한 단면도이다.7 to 13 are cross-sectional views in order of a process to explain a method of planarizing a first wafer of a PBSOI wafer manufacturing process according to a preferred embodiment of the present invention.
도 7을 참조하면, 제1 웨이퍼(100) 상에 필드 산화막(102)을 형성하고, 커패시터(capacitor)나 워드라인(word line)과 같은 패턴(104)을 형성한다. 이러서 상기 패턴(104)의 상부에 본 발명의 목적을 달성하는 특징이라 할 수 있는 연마저지막(106), 즉, CVD에 의해서 고온에서 형성된 산화막(HTO)를 300Å 미만으로 형성한다.Referring to FIG. 7, a field oxide layer 102 is formed on the first wafer 100, and a pattern 104 such as a capacitor or a word line is formed. Thus, on the upper portion of the pattern 104, an oxide blocking film 106 formed at a high temperature by CVD, that is, a polishing blocking film 106, which is a feature that achieves the object of the present invention, is formed.
도 8을 참조하면, 상기 연마 저지막(106)의 상부에 상기 패턴(104)을 형성하면서 생긴 단차를 평탄화시켜 줄 수 있는 두께(thickness)의 폴리실리콘으로 구성된 물질막(108)을 패턴(104)의 폭(width)과 깊이(depth)를 고려하여 형성한다.Referring to FIG. 8, a pattern 104 is formed of a material film 108 made of polysilicon having a thickness that can flatten the step formed by forming the pattern 104 on the polishing stopper film 106. ) Considering the width and depth of the.
여기서, 본 발명에 있어서는 USG, TEOS와 같은 절연막을 사용하지 않고, 대신에 폴리 실리콘으로 구성된 물질막을 절연막으로 사용하고, 그 하부에는 연마저지막(106)으로 고온에서 형성된 CVD 산화막이 사용되었다. 여기서, 상기 물질막과 연마저지막의 연마선택비의 차이가 100배 이상이기 때문에, 후속되는 CMP 공정에서 뛰어난 연마저지 효과를 달성할 수 있다. 이러한 기능 때문에, 상기 연마저지막과 폴리실리콘으로 구성된 물질막은 본 발명의 목적을 달성하는 가장 특징적인 요소라 할수 있다.In the present invention, an insulating film such as USG and TEOS is not used. Instead, a material film made of polysilicon is used as the insulating film, and a CVD oxide film formed at a high temperature by the polishing blocking film 106 is used below. Here, since the difference in the polishing selectivity between the material film and the polishing blocking film is 100 times or more, it is possible to achieve an excellent polishing blocking effect in the subsequent CMP process. Because of this function, the material blocking film composed of the polishing blocking film and the polysilicon is the most characteristic element for achieving the object of the present invention.
또한, 상술한 폴리 실리콘으로 구성되는 물질막(108)을 사용함으로 인해, 평탄화를 위한 물질막의 형성공정이 단순화된다. 즉, 종래에 사용되었던 HTO 형성을 끝내고 실시하는 세정공정, USG 형성공정, TEOS 형성공정 및 습식 열처리(wet anneal)공정을 실시하지 않아도 되기 때문에, 단위시간당 공정의 처리량(throughput time)이 증가하고, 단위 웨이퍼당 15$의 공정비용을 절감하는 효과가 발생한다.Further, by using the material film 108 made of polysilicon described above, the process of forming the material film for planarization is simplified. That is, since the washing process, the USG forming process, the TEOS forming process, and the wet anneal process, which have been completed after the formation of HTO, which have been conventionally used, do not have to be performed, the throughput time of the process per unit time increases, The result is a savings of $ 15 per unit wafer.
도 9를 참조하면, 상기 폴리 실리콘으로 구성된 물질막(108)에 CMP 공정을 통하여 연마저지막(106)의 표면이 드러날 때까지 연마를 실시하여 패턴(104)을 포함하는 폴리실리콘으로 구성된 물질층(108)의 두께를 얇게 유지하면서 제1 웨이퍼의 표면을 평탄화 한다.Referring to FIG. 9, the material layer 108 made of polysilicon is polished until the surface of the polishing blocking layer 106 is exposed through a CMP process, thereby forming a material layer made of polysilicon including a pattern 104. The surface of the first wafer is planarized while keeping the thickness of 108 thin.
도 10을 참조하면, 본 발명의 바람직한 실시예에 따라서 도 7에서 도 9까지의 CMP 공정을 진행한 제1 웨이퍼의 연마 결과를 확인하기 위하여, 웨이퍼를 절단(cross section)하여 측면의 프로파일(profile)을 주사 전자 현미경(Scanning electron microscope)으로 촬영하였을 때의 사진이다.Referring to FIG. 10, in order to confirm a polishing result of the first wafer subjected to the CMP process of FIGS. 7 to 9 according to a preferred embodiment of the present invention, the side profile is cut and cross-sectioned. ) Is a photograph taken with a scanning electron microscope.
사진에서 볼 수 있듯이, 제1 웨이퍼의 평탄화 공정에서 디싱(dishing: CMP 공정에서 연마되는 표면이 접시 모양으로 움푹하게 들어가는 현상)으로 인한 두께의 편차가 현저하게 줄어든 것을 확인할 수 있다. 본 발명에 따른 연마 저지막과 폴리실리콘으로 구성된 물질층을 사용하여 CMP를 통한 제1 웨이퍼의 평탄화를 진행할 경우, CMP공정에서 두께의 편차가 종래기술에 있어서는 1000∼1600Å이였으나, 본 발명에서는 200Å이하로 제어되는 것이 관측되었으며, 두께의 편차로 인한 문제점이 해결되는 것이 확인되었다.As can be seen from the photo, it can be seen that the variation in thickness due to dishing (a phenomenon in which the surface polished in the CMP process is recessed into a plate shape) in the planarization process of the first wafer is significantly reduced. When the planarization of the first wafer through the CMP using the material layer composed of the abrasive blocking film and polysilicon according to the present invention, the thickness variation in the CMP process was 1000 to 1600 kPa in the prior art, but in the present invention, 200 kPa The following control was observed, and it was confirmed that the problem caused by the variation in thickness was solved.
도 11을 참조하면, 상기 CMP 평탄화가 완료된 제1 웨이퍼 상부에 후속되는 웨이퍼 본딩 공정에서, 자체가 갖는 유동(flow) 특성을 이용하여 본딩 상태를 개선하는 기능을 하는 절연막인 BPSG(110)막을 형성한다.Referring to FIG. 11, in the wafer bonding process subsequent to the CMP planarization-completed first wafer, the BPSG 110 film, which is an insulating film having a function of improving a bonding state by using a flow characteristic thereof, is formed. do.
이때, 상기 BPSG(110)막의 하부가 연마 저지막(106), 폴리실리콘으로 구성된 물질막(108)으로 구성되어 있기 때문에, 상기의 BPSG(110)막 대신에 표면의 고른 정도(roughness)가 양호한 CVD법으로 생성한 산화막을 사용하여도 무방하다. 여기서, 상술한 CVD법으로 생성한 산화막을 사용할 경우에는 두께는 3000Å 이하로 형성하여서 전체적인 PBSOI 소자의 두께를 0.3∼1.2㎛까지 줄일수 있다.At this time, since the lower portion of the BPSG 110 film is composed of the abrasive stopper film 106 and the material film 108 composed of polysilicon, the surface roughness is good instead of the BPSG 110 film. The oxide film produced by the CVD method may be used. In the case where the oxide film produced by the above-described CVD method is used, the thickness is formed to be 3000 Å or less, so that the overall thickness of the PBSOI element can be reduced to 0.3 to 1.2 mu m.
도 12를 참조하면, 상기 BPSG막(110)이 형성된 제1 웨이퍼의 표면에 수소 이온을 이온 주입한다. 이러한 수소이온 주입 목적은 후속되는 제1 웨이퍼의 이면(backside)을 식각하는 공정에서 식각저지의 기능을 수행하는 층을 형성하기 위해서 이다.Referring to FIG. 12, hydrogen ions are implanted into the surface of the first wafer on which the BPSG film 110 is formed. This purpose of implanting hydrogen ions is to form a layer that performs the function of etch stop in the subsequent etching of the backside of the first wafer.
이때, 이온주입을 실시하는 방법은 주사 범위(Rp: projection range)를 제1 웨이퍼의 표면에서부터 2500∼3500Å의 깊이로 하고, 수소 이온의 양을 1016∼ 1017atoms ion/㎠ 도즈로 해서 수행한다. 여기서, 종래기술에 있어서는 주사범위(Rp)를 3500Å 이상으로 깊게 진행해야 하는 공정상의 어려운 점이 있었다. 하지만, 본 발명에 있어서는 평탄화를 위한 절연막, 예컨대, 폴리실리콘으로 구성된 물질막의 두께를 줄임으로써, 주사범위(Rp)를 2500∼3500Å 으로 얕게 설정하는 것이 가능하게 된다.At this time, the method of ion implantation is carried out with the scanning range (Rp: projection range) from the surface of the first wafer to a depth of 2500 to 3500 Pa and the amount of hydrogen ions to 10 16 to 10 17 atoms ion / cm 2 dose. do. Here, in the prior art, there is a difficulty in the process of advancing the scanning range Rp deeply to 3500 Pa or more. However, in the present invention, by reducing the thickness of an insulating film for planarization, for example, a material film made of polysilicon, it is possible to set the scanning range Rp to be shallow to 2500 to 3500 mW.
도 13을 참조하면, 상기 수소이온 주입이 끝난 제1 웨이퍼(100)를, 접합면에 본딩을 위한 BPSG막(112)이 형성되어 있는 제2 웨이퍼(114)의 상부에 본딩한다. 이러한 웨이퍼 본딩공정에 있어서도, 제1 웨이퍼의 두께의 편차를 본 발명에 의하여 개선하였기 때문에 웨이퍼의 접합면에서 발생하는 박리 현상을 줄여서 전체적인 PBSOI 제조공정에서 수율이 향상되는 효과가 발생한다.Referring to FIG. 13, the hydrogen ion implanted first wafer 100 is bonded to an upper portion of the second wafer 114 on which a BPSG film 112 for bonding is formed on a bonding surface. Also in such a wafer bonding process, since the variation in the thickness of the first wafer is improved by the present invention, the effect of improving the yield in the overall PBSOI manufacturing process is reduced by reducing the peeling phenomenon occurring at the bonding surface of the wafer.
도 14를 참조하면, 상기 본딩된 제1 웨이퍼(100)의 이면(backside)에 그라인딩(grinding) 공정을 진행하고, 연속적으로 표면의 거친 상태를 개선하기 위한 식각 공정과, 필드 산화막을 제외한 제1 웨이퍼의 실리콘막을 선택적으로 식각하는 CMP 공정을 진행하여 전체적인 PBSOI 웨이퍼 제조공정을 완료한다.Referring to FIG. 14, a grinding process is performed on the backside of the bonded first wafer 100, an etching process for continuously improving the roughness of the surface, and a first except the field oxide layer. The CMP process of selectively etching the silicon film of the wafer is performed to complete the overall PBSOI wafer manufacturing process.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above-described embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit to which the present invention belongs.
따라서, 상술한 본 발명에 따르면, PBSOI 웨이퍼의 제조 공정에서 제1 웨이퍼의 평탄화 공정을 개선하여 수율을 향상하고 공정을 단순화하여 비용을 절감할 수 있는 PBSOI 소자의 제1 웨이퍼 평탄화 방법을 달성할 수 있다.Therefore, according to the present invention described above, it is possible to achieve the first wafer planarization method of the PBSOI device, which can improve the yield and simplify the process by improving the planarization process of the first wafer in the manufacturing process of the PBSOI wafer. have.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065526A KR100224674B1 (en) | 1996-12-13 | 1996-12-13 | Fabricating method of silicon-on-insulator wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065526A KR100224674B1 (en) | 1996-12-13 | 1996-12-13 | Fabricating method of silicon-on-insulator wafer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980047084A true KR19980047084A (en) | 1998-09-15 |
| KR100224674B1 KR100224674B1 (en) | 1999-10-15 |
Family
ID=19487757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960065526A KR100224674B1 (en) | 1996-12-13 | 1996-12-13 | Fabricating method of silicon-on-insulator wafer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100224674B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268800B1 (en) * | 1997-06-26 | 2000-10-16 | 김영환 | Method for manufacturing junction type soi substrates |
| KR100324938B1 (en) * | 1999-12-29 | 2002-02-28 | 박종섭 | Method for fabricating pbsoi wafer using a epitaxy lateral overgrowth process |
-
1996
- 1996-12-13 KR KR1019960065526A patent/KR100224674B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268800B1 (en) * | 1997-06-26 | 2000-10-16 | 김영환 | Method for manufacturing junction type soi substrates |
| KR100324938B1 (en) * | 1999-12-29 | 2002-02-28 | 박종섭 | Method for fabricating pbsoi wafer using a epitaxy lateral overgrowth process |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100224674B1 (en) | 1999-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5413952A (en) | Direct wafer bonded structure method of making | |
| KR100274924B1 (en) | Process for restoring rejected wafers in line for reuse as new | |
| US6846723B2 (en) | Semiconductor substrate, semiconductor device, and processes of production of same | |
| US5811345A (en) | Planarization of shallow- trench- isolation without chemical mechanical polishing | |
| KR100252751B1 (en) | Semiconductor element manufacturing method | |
| US6261923B1 (en) | Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP | |
| JP2000058637A (en) | Forming method of shallow trench insulating structure to semiconductor substrate | |
| US7041547B2 (en) | Methods of forming polished material and methods of forming isolation regions | |
| KR100224674B1 (en) | Fabricating method of silicon-on-insulator wafer | |
| US6001708A (en) | Method for fabricating a shallow trench isolation structure using chemical-mechanical polishing | |
| US6190999B1 (en) | Method for fabricating a shallow trench isolation structure | |
| US6087262A (en) | Method for manufacturing shallow trench isolation structure | |
| US6500712B1 (en) | Fabrication of dielectric in trenches formed in a semiconductor substrate for a nonvolatile memory | |
| US6586313B2 (en) | Method of avoiding the effects of lack of uniformity in trench isolated integrated circuits | |
| KR100470724B1 (en) | Method for forming filling layer and method for forming STI in semiconductor processing | |
| KR19990004561A (en) | Device Separation Method of Semiconductor Device | |
| KR100458475B1 (en) | Method for planarizing semiconductor device to simultaneously improve polishing planarization and polishing uniformity after planarization process | |
| KR100285579B1 (en) | Method for forming trench | |
| KR100195232B1 (en) | Method for manufacturing soi wafer | |
| JP2001053257A (en) | Formation of laminated soi substrate | |
| KR20030001941A (en) | Method For Manufacturing Semiconductor Devices | |
| KR19990055757A (en) | Device Separating Method of Semiconductor Device | |
| KR100312647B1 (en) | Planarization method of semiconductor device | |
| KR100261681B1 (en) | Method for smoothing semiconductor device | |
| KR20000015108A (en) | Method of fabricating s.o.i device using trench |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090615 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |