KR19990004623A - 반도체 소자의 도전배선 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 저부에 결함이 있고 측벽에 스페이서가 구비된 콘택홀을 반도체기판에 형성하고 상기 결함을 산화시켜 제거한 다음, 전체표면상부에 비전도성 다결정실리콘막과 다결정실리콘막의 적층구조로 도전배선을 형성하는 공정으로 상기 도선배선이 접속되는 상기 반도체기판의 불순물 접합영역 깊이를 얕게 조절할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체 소자의 도전배선 형성방법

본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 특히 반도체기판의 손상을 감소시켜 콘택저항을 감소시킴으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

일반적으로, 소자간이나 소자와 외부회로 사이를 전기적으로 접속시키기 위한 반도체소자의 도전배선은, 배선을 위한 소정의 콘택홀 및 비아홀을 배선재료로 매립하여 배선층을 형성하고 후속공정을 거쳐 이루어지며, 낮은 저항을 필요로 하는 곳에는 금속배선을 사용한다.

상기 금속배선은, 반도체소자가 고집적화됨에따라 고단차비의 콘택홀 매립을 위해 화학기상증착(Chemical Vapor Deposition, 이하에서 CVD라 함)방법이나 개량된 물리기상증착(Physical Vapor Deposition, 이하에서 PVD라 함) 방법을 사용한다. 그러나, 소자를 제조하는 비용의 상승이라는 단점이 있다.

상기 CVD 방법은, 증착되는 금속이 주로 텅스텐이며 증착시 발생되는 입자들이 소자의 결함으로 작용하고, 증착공정시 유독가스를 사용하는 단점이 있다. 또한, 비저항이 높은 텅스텐은 소자의 구동속도를 저하시키는 단점도 있다.

그리고, 상기 PVD 방법은, 최근에 개발된 이온화 물리증착법이 있으나 현재 소자제조를 위한 단계까지 완전한 개발이 이루어 지지 않고 있다.

또한, 콘택공정시 반도체기판 표면에 결함이 발생되어 소자의 동작특성을 저하시킨다.

상기한 바와같이 종래기술에 따른 반도체소자의 도전배선 형성방법은, 기판의 손상으로 인하여 반도체소자의 특성을 열화시켜 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 소자의 특성을 향상시킬수 있도록 안정된 콘택공정으로 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 도전배선 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 본 발명의 실시예에 반도체소자의 도전배선 형성방법을 도시한 단면도.

도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 소자분리막

15 : 게이트전극 17 : 게이트전극 스페이서

19 : 하부절연층 21 : 콘택홀 스페이서

23 : 콘택홀 25 : 결함

27 : 산화막 29 : 비전도성 다결정실리콘막

31 : 다결정실리콘막

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 도전배선 형성방법은,

저부에 결함이 있고 측벽에 스페이서가 구비된 콘택홀을 반도체기판에 형성하는 공정과,

상기 결함을 산화시킨 후 제거하는 공정과,

전체표면상부에 비전도성 다결정실리콘막과 다결정실리콘막의 적층구조로 도전배선을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체소자의 도전배선 형성 방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 소자분리막(13), 불순물 접합영역(도시안됨), 게이트전극(15) 및 게이트전극용 스페이서(17)를 형성하고, 그 상부구조 평탄화시키는 하부 절연층을 형성한다.

그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)의 불순물 접합영역을 노출시키는 콘택홀(23)을 형성하고, 상기 콘택홀(23)측벽에 콘택홀 스페이서(21)를 형성한다.

이 때, 상기 콘택홀(23)의 저부인 불순물 접합영역은 콘택마스크를 이용한 식각공정과 스페이서 형성공정으로 결함(25)이 형성된다.

여기서, 상기 콘택마스크는, 비트라인 콘택마스크(도시안됨)나 저장전극 콘택마스크(도시안됨)을 이용한다.(도 1a)

그 다음에, 상기 결함(25)이 형성된 부분을 산화시켜 산화막(27)을 형성한다.(도 1b)

상기 산화막(27)을 제거하여 상기 콘택홀(23) 저부의 상기 반도체기판(11)을 일정깊이 식각한다. (도 1c)

그 다음에, 전체표면상부에 비전도성 다결정실리콘막(29)을 일정두께 형성한다.

이때, 상기 도 1c의 공정후 반도체기판(11)이 원래 높이보다 아래쪽으로 파이게 되고, 이 상태에서 전도성 다결정실리콘막이 증착된 후, 인(P)이 확산되어 고농도의 엔형 불순물 접합영역을 형성하면 접합깊이가 지나치게 깊어지는 효과를 낳게되어 넓은 공핍층을 형성하게 되므로 소자간 절연특성이 나빠지게 되며, 아울러 비트라인의 경우에는 비트라인 용량이 자나치게 커지게 되어 소자의 동작속도가 저하되게 된다.

그리하여, 상기 비전도성 다결정실리콘막(29)을 얇게 증착시키면 전도성 다결정실리콘에서 기판으로 확산되는 인의 확산거리가 길어지게 되므로 접합깊이를 얕게 조절할 수 있다. (도 1d)

그 다음에, 전체표면상부에 도전배선 물질인 다결정실리콘막(31)을 형성하고, 상기 다결정실리콘막(31)과 비전도성 다결정실리콘막(29)을 패터닝하여 비트라인을 형성한다. (도 1e)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 도전배선 형성 방법은, 도전배선물질에서 반도체기판으로 확산되는 불순물의 확산길이를 증가시켜 불순물 접합깊이를 얕게 조절함으로써 반도체소자의 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (1)

1. 저부에 결함이 있고 측벽에 스페이서가 구비된 콘택홀을 반도체기판에 형성 하는 공정과,

   상기 결함을 산화시킨 후 제거하는 공정과,

   전체표면상부에 비전도성 다결정실리콘막과 다결정실리콘막의 적층구조로 도전배선을 형성하는 공정을 포함하는 반도체소자의 도전배선 형성방법.