KR19990003720A - 반도체 패키지의 제조방법 - Google Patents

Abstract

본 발명은 반도체 패키지 제조방법에 관한 것으로, 보다 구체적으로는 반도체 패키지 제조시 반도체 칩을 소잉하는 방법에 관한 것이다.

본 발명은, 스크라이브 라인에 의하여 칩 영역이 한정되고, 이 칩 영역에 집적회로가 형성되어 있으며, 집적회로가 형성되지 않은 뒷면에 지지용 테이프가 부착된 웨이퍼를 제공하는 단계, 상기 웨이퍼의 스크라이브 라인내에 홈을 형성하여, 개개의 칩영역을 분리하는 단계, 상기 홈내에 제 1 밀봉재를 매립하는 단계, 상기 칩영역 상에 인터포져를 개재하는 단계, 상기 인터 포져의 소정 부분과 상기 칩 영역의 집적 회로의 전극간을 전기적으로 연결하는 단계, 상기 탬 테이프 상에 범프를 부착하는 단계, 상기 칩 영역 사이의 공간에 제 2 밀봉재를 매립하는 단계 및 상기 스크라이브 라인에 형성된 제 2, 제 1 밀봉재 및 스크라이브 라인에 해당하는 웨이퍼를 소정 부분 식각하여, 칩간을 절단하는 단계를 포함한다.

Description

반도체 패키지의 제조방법

본 발명은 반도체 패키지 제조방법에 관한 것으로, 보다 구체적으로는 반도체 패키지 제조시 반도체 칩을 소잉하는 방법에 관한 것이다.

최근 전자 기기의 소형화, 고성능화에 수반하여, 인쇄 회로 기판의 사용판수를 감소하기 위하여, 1판의 인쇄회로 기판의 논리 규모를 비약적으로 증대시키고 있다. 이 때문에, 프린트 기판에 탑재되는 부품 즉 패키지 구조물도 또한 소형화 및 고밀도화 요구된다.

이에 따라, 종래에는 칩 크기에 달하는 패키지(chip scale package : 이하 CSP 패키지)가 제안된다.

이러한 CSP 패키지는 구조적 측면으로 BGA(ball grid aray), LGA(land grid array), SON(small outline array)으로 나뉘어질수 있다.

여기서, BGA 패키지는, 도 1에 도시된 바와 같이, 반도체 칩(1)은 고집적 소자가 형성된 웨이퍼를 어셈블리하고자 하는 두께 만큼 백그라인딩 한 다음, 웨이퍼의 스크라이브 라인을 따라서 소잉하여 형성된다. 이어 칩(1)의 상면에는 탄성체(2)가 소정 두께로 프린팅되고, 탄성체(2) 상부에 플립(flip) 타입의 탬 테이프(tab tape : 3)가 부착된다. 그리고 나서, 칩(1)과 탭 테이프(3)는 금 도금된 구리 배선(4) 등에 의하여 본딩된다. 그후에 측면을 봉지체(5)에 의하여 수지 밀봉된 후, 탭 테이프(3)의 노출된 면에는 외부 단자로서의 솔더 볼이 부착된다.

고러나, 상기와 같은 종래 기술에 의하여 볼 그리드 어레이 패키지를 형성하게 되면 다음과 같은 문제점이 발생된다.

먼저, 웨이퍼를 소잉하는 과정에서, 웨이퍼를 일정 두께만큼 백그라인딩 한후, 소잉 공정을 실시하게 되어, 웨이퍼에 소정의 힘이 인가된다. 이로 인하여, 웨이퍼 소잉된 칩은 양단이 파손되거나, 크랙이 발생되는 문제점이 발생된다.

또한, 이러한 이유로, 칩(1)의 전극 패드들이 일부 손실될 수 있어, 금 도금배선이 단선되거나, 액티브 회로 영역이 칩 크랙의 영향을 받아 회로가 구동되지않게되는 문제점이 발생된다.

따라서, 븐 발명은 볼 그리드 패키지를 제조함에 있어서, 웨이퍼 상태에서 패키지를 제작한 후, 단일 칩을 내장한 패키지로 소잉하여, 칩 양단 부분의 파손을 방지할 수 있는 칩 크기의 반도체 패키지의 제조방법을 제공하는 것을 목적으로 한다.

도 1은 종래의 BGA 패키지의 제조방법을 설명하기 위한 반도체 패키지의 단면도

도 2는 반도체 웨이퍼의 평면도.

도 3a 내지 도 3d는 본 발명에 따른 반도체 패키지외 제조방법을 설명하기 위한 각 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 웨이퍼 11 : 지지용 테이프

12 : 제 1 밀봉재 13 : 탄성재

14 : 탭 테이프 15 : 금속 세선

16 : 제 2 밀봉재 17 : 솔더 볼

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 스크라이브 라인에 의하여 칩 영역이 한정되고, 이 칩 영역에 집적회로가 형성되어 있으며, 집적회로가 형성되지 않은 뒷면에 지지용 테이프가 부착된 웨이퍼를 제공하는 단계, 상기 웨이퍼의 스크라이브 라인내에 홈을 형성하여, 개개의 칩영역을 분리하는 단계, 상기 홈내에 제 1 밀봉재를 매립하는 단계, 상기 칩 영역 상에 인터포져를 개재하는 단계, 상기 인터 포져의 소정 부분과 상기 칩 영역의 집적 회로의 전극간을 전기적으로 연결하는 단계, 상기 탭 테이프 상에 범프를 부착하는 단계, 상기 칩 영역 사이의 공간에 제 2 밀봉재를 매립하는 단계 및 상기 스크라이브 라인에 형성된 제 2, 제 1밀봉재 및 스크라이브 라인에 해당하는 웨이퍼를 소정 부분 식각하여, 칩간을 절단하는 단계를 포함한다.

또한, 스크라이브 라인에 의하여 칩 영역이 한정되고 칩 영역상에 집적 회로가 형성된 웨이퍼 상태에서 패키징 공정을 수행한 다음, 상기 스크라이브 라인을 절단하여, 개별 패키지 소자를 형성하는 것을 특징으로 한다.

본 발명에 의하면, 고집적 반도체 소자가 형성된 웨이퍼의 백 그라인딩 공정없이, 웨이퍼상에 패키지를 형성하고, 단일 패키지 형태로 분할함으로써, 개개의 칩절단 공정시 발생되는 칩 손상을 방지한다.

[실시예]

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

첨부한 도면 도 2는 집적회로가 형성된 웨이퍼의 평면의 소정 부분을 확대하여 나타낸 도면이고, 도 3a 내지 도 3d는 도 2를 Ⅲ-Ⅲ선으로 절단하여 나타낸, 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 각 공정 별 단면도이다.

도 2를 참조하여, 집적회로가 형성된 웨이퍼(10)에는 단일의 칩을 한정하기 위한 스크라이브 라인(10a)이 격자 형상으로 배열되어 있다.

이때, 웨이퍼(10)는 칩 상태로 졀단되지 않고, 도 3a에 도시된 바와 같이, 웨이퍼(10) 두께(H)의 소정 두께 만큼, 바람직하게는 전체 두께의 80 내지 90% 정도 두께 만큼을 식각하여, 스크라이브 라인(10a)내에 소정의 홈(h)을 형성한다. 여기서, 상기 홈(h)의 폭은 상기 스크그라이브 라인(10a)의 폭과 동일 또는 유사하게 형성된다. 따라서, 인접하는 칩과 칩(10b)간에 소정의 홈이 형성된다. 여기서, 상기 스크라이브 라인(10a)에 소정의 홈을 형성하기 위하여, 웨이퍼(10) 배면에는 웨이퍼 지지용 테이프(11)가 부착될 수 있다.

이어서, 도 3b에 도시된 바와 같이, 스코라이브 라인(10a)의 홈(h)내에는 제1 밀봉제(12)가 매립된다. 이 때, 제 1 밀봉제(12)는 홈의 높이 보다는 소정 두께만큼 낮도록 매립된다.

그 후에, 칩 영역(10b) 상에는 이후에 형성될 외부 단자와 칩 사이의 인터포져(interposer)로서, 도 3c에 도시된 바와 같이, 탄성재(13)와 탬 테이프(14)가 공지의 방식으로 적충, 부착된다. 그리고 나서, 칩 영역(10b)상의 전극 단자(도시되지 않음)와 탬 테이프(14)는 공지의 금속 세선(15)에 의하여 싱글 포인트 본딩된다. 그 후, 결과물 상부에는 제 2 밀봉제(16)가 결과물이 총분히 매립되도록 코팅된 후, 탭 테이프(14)의 상단이 노출되도록 제거하여, 스크라이브 라인(10a)내에 제 2 밀봉제(16)가 매립된다. 바람직하게는 상기 탬 테이프(14)의 상단의 높이와 제 2 밀봉제(16)의 높이가 동일하게 형성한다.

그리고 나서, 도 3d에 도시된 바와 같이, 탭 테이프(14) 상에는 외부 단자로서의 솔더볼 범프(17)가 공지의 방식으로 부착되어, 웨이퍼 상태에서 패키지가 완성된다.이어, 하부의 웨이퍼 지지용 테이프(11)가 노출되도록, 스크라이브 라인(10a)내에 매립된 제 1 및 제 2 밀봉재(12, 16)와 웨이퍼(10)를 소정 부분 이방성 식각하여, 웨이퍼(l0)를 칩 상태로 커팅한다. 여기서, 미설명 부호 X는 커팅 부위를 나타낸다.

이와같이, 칩 형태로 커팅전에 이미 패키징 공정을 수행한 다음, 개개의 칩으로 분할함으로써, 칩 부분의 손상을 감소된다.

이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 고집적 반도체 소자가 형성된 웨이퍼의 백 그라인딩 공정없이, 웨이퍼상에 패키지를 형성하고, 단일 패키지 형태로 분할함으로써, 개개의 칩 절단 공정시 발생되는 칩 손상을 방지한다.

따라서, 와이어 세선의 단선이 유발되지 않으므로, 반도체 패키지의 신뢰성이 개선된다.

Claims (6)

1. 스크라이브 라인에 의하여 칩 영역이 한정되고, 이 칩 영역에 집적회로가 형성된 웨이퍼를 제공하는 단계, 상기 웨이퍼의 스크라이브 라인내에 소정 깊이의 홈을 형성하여, 개개의 칩 영역 간을 분리하는 단계, 상기 홈내에 제 1 밀봉재를 매립하는 단계, 상기 칩 영역 상에 인터포져를 개재하는 단계, 상기 인터포져의 소정 부분과 상기 칩 영역의 집적 회로의 전극간을 전기적으로 연결하는 단계, 상기 인터포져 상부에 범프를 부착하는 단계, 상기 칩 영역 사이외 공간에 제 2 밀봉재를 매립하는 단계 및 상기 홈내부의 제 2, 제 1 밀봉제 및 그 하부의 웨이퍼를 식각하여, 칩간을 절단하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지외 제조방법.
2. 제 1 항에 있어서, 상기 인터포저를 형성하는 단계는, 상기 칩 영역상에 탄성재를 형성하는 단계, 상기 탄성재 상부에 탭 테이프를 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 인터포져의 소정 부분과 상기 칩 영역의 집적 회로의 전극간을 전기적으로 연결하는 단계에서, 상기 칩 영역과 전기적으로 연결되는 인터포져 부분은 탭 테이프 부분인 것을 특징으로 하는 반도체 패키지의 제조방법.
4. 제 3 항에 있어서, 상기 탭테이프와 칩 영역외 전극은 금속 세선에 의하여 연결된 것을 특징으로 하는 반도체 패키지의 제조방법.
5. 제 1 항에 있어서, 상기 범프는 솔더 볼인 것을 특징으로 하는 반도체 패키지의 제조방법.
6. 제 l 항에 있어서, 상기 홈은 전체 웨이퍼 두께의 80 내지 90% 정도의 깊이를 갖도록 식각하는 것을 특징으로 하는 반도체 패키지의 제조방법.