KR19990002607U - Semiconductor package - Google Patents

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Abstract

1. 청구범위에 기재된 고안이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 패키지(package)에 관한 것으로, 특히 리드 프레임을 사용하지 않음으로써 그 크기를 최소화 할 수 있는 반도체 패키지에 관한 것임.The present invention relates to a semiconductor package, and more particularly to a semiconductor package which can be minimized by not using a lead frame.

2. 고안이 해결하려고 하는 기술적 과제2. The technical problem the invention is trying to solve

종래의 기술은 리드 프레임(lead frame)을 이용하여 제작되므로 공정이 많아지고 패키지의 크기(size)나 두께(thickness)가 칩(chip) 크기에 비해 커지는 단점이 발생함.Since the conventional technology is manufactured using a lead frame, a process is increased and a size or thickness of a package is increased compared to a chip size.

3. 고안의 해결방법의 요지3. Summary of solution of design

리드 프레임을 사용하지 않고, 새롭게 디자인(design)된 테이프(tape)에 웨이퍼 범핑(wafer bumping)된 다이(die)를 접착하고 절단(cutting)하여 CSP(Chip Size Package)를 구현함.A chip size package (CSP) is implemented by bonding and cutting wafer bumped die onto a newly designed tape without using a lead frame.

4. 고안의 중요한 용도4. Important uses of the devise

반도체 소자의 칩 패키지 공정Chip package process of semiconductor device

Description

반도체 패키지Semiconductor package

본 고안은 반도체 패키지(package)에 관한 것으로, 특히 리드 프레임(lead frame)을 사용하지 않음으로써 그 크기를 최소화 시킬 수 있는 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly to a package that can minimize its size by not using a lead frame.

반도체 어셈블리(assembly) 분야에서 칩(chip)을 패키지 하는데 사용되어지는 종래의 기술은 대부분이 리드 프레임을 이용하여 제작되므로 조립 공정 단계가 많고 복잡하며, 크기(size)나 두께(thickness)가 칩의 크기에 비해 훨씬 커지는 단점이 있다. 일반적으로 많이 사용되는 QFP 타입(Quad Flat Package type) 이나 BGA(Ball Grid Array) 형태의 패키지는 와이어 본딩 등을 위하여 리드간의 간격을 최소한으로 줄이는데 한계가 있으며, 이는 패키지의 소형화에 제약으로 작용하게 된다.Conventional techniques used to package chips in the field of semiconductor assembly are mostly fabricated using lead frames, which are complicated and complicated in the assembly process, and the size and thickness of the chips The disadvantage is that it is much larger than its size. Generally, QFP type (Quad Flat Package type) or BGA (Ball Grid Array) type packages have a limit in reducing the gap between leads for wire bonding, etc., which limits the miniaturization of packages. .

따라서 본 고안은, 칩 크기에 맞게 패키지하여 크기를 줄임으로써 조립 공정을 단축하고 비용을 절감하는데 그 목적이 있다.Therefore, the present invention aims to shorten the assembly process and reduce costs by reducing the size of the package to fit the chip size.

상술한 목적을 달성하기 위한 본 고안에 따른 반도체 패키지는, 외곽부에 다수의 관통 홀(through hole)이 형성되어 있는 기판과, 상기 기판의 외곽부에 수직으로 고정되어 있는 베이스 필름(base film)과, 상기 베이스 필름의 내면에 고정되며 하단부는 상기 기판의 각 관통 홀을 관통하여 상기 기판의 하부로 노출되는 다수의 구리 포일(copper foil)과, 상기 기판의 표면에 고정되며, 상부면에는 상기 각 구리 포일과 전기적으로 연결되는 다수의 범프(bump)가 형성되어 있는 칩으로 이루어진 것을 특징으로 한다.The semiconductor package according to the present invention for achieving the above object is a substrate having a plurality of through holes (through holes) formed in the outer portion, and a base film (base film) vertically fixed to the outer portion of the substrate And a plurality of copper foils fixed to an inner surface of the base film and having a lower end portion penetrated through respective through holes of the substrate and exposed to a lower portion of the substrate, and fixed to a surface of the substrate, wherein Characterized in that the chip is formed with a plurality of bump (electrical bump) electrically connected to each copper foil.

도 1(a)는 본 고안에 사용되는 테이프 스트립(tape strip)의 부분 평면도.1 (a) is a partial plan view of a tape strip used in the present invention.

도 1(b)는 도 1(a)의 정면도.Figure 1 (b) is a front view of Figure 1 (a).

도 2(a) 내지 도 2(d)는 본 고안에 의한 패키지 제조 단계를 순차적으로 도시한 단면도.Figure 2 (a) to 2 (d) is a cross-sectional view sequentially showing a package manufacturing step according to the present invention.

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings

11 : 기판 12 : 베이스 필름(base film)11 substrate 12 base film

13 : 접착 테이프 14 : 구리 포일(Copper foil)13: adhesive tape 14: copper foil (Copper foil)

15 : 다이(die) 16 : 범프(bump)15: die 16: bump

17 : 코팅막(coating layer)17 coating layer

첨부된 도면을 참조하여 본 고안을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.

도 1(a)는 본 고안에 의한 칩 패키지 방법에 사용되는 테이프 스트립의 부분 평면도이고, 도 1(b)는 도 1(a)의 정면도이다. 본 고안에 사용되는 각 테이프는 도 1(a) 및 도 1(b)에 도시한 것과 같이 얇은 기판(11)에 구리 포일(14)과 베이스 필름(12)으로 구성되어 진다.Figure 1 (a) is a partial plan view of a tape strip used in the chip package method according to the present invention, Figure 1 (b) is a front view of Figure 1 (a). Each tape used in the present invention is composed of a copper foil 14 and a base film 12 on a thin substrate 11 as shown in Figs. 1 (a) and 1 (b).

도 2(a) 내지 도 2(d)는 본 고안에 의한 패키지 제조 단계를 순차적으로 도시한 단면도이다.2 (a) to 2 (d) are cross-sectional views sequentially showing a package manufacturing step according to the present invention.

도 2(a)는 도 1(a)의 선 2 - 2를 따라 절취한 상태의 단면도로써, 칩이 부착되는 테이프의 일부분을 도시한다. 이 테이프는 다수의 관통 홀이 구성된 얇은 기판(11)과 기판(11)의 외곽부에 수직으로 형성된 베이스 필름(12)으로 구성되어있다. 특히 각 관통 홀은 베이스 필름(12)의 내측에 형성되며, 각 관통 홀에는 구리 포일(14)의 일단이 삽입 고정된다. 따라서 기판(11)의 하부에는 각 관통 홀을 관통한 각 구리 포일의 일부(14A)가 노출된다. 각 구리 포일(14)의 상부에는 절곡이 될 수 있는 절곡 라인(bend line;14B)이 구성된다. 또한 각 구리 포일(14)은 접착 테이프(adhesive tape;13)에 의하여 베이스 필름(12)에 고정된다.FIG. 2 (a) is a cross-sectional view taken along the line 2-2 of FIG. 1 (a), showing a portion of the tape to which the chip is attached. The tape consists of a thin substrate 11 composed of a plurality of through holes and a base film 12 formed perpendicularly to the outer portion of the substrate 11. In particular, each through hole is formed inside the base film 12, and one end of the copper foil 14 is inserted into and fixed to each through hole. Accordingly, a portion 14A of each copper foil penetrating each through hole is exposed in the lower portion of the substrate 11. On top of each copper foil 14 there is formed a bend line 14B which can be bent. Each copper foil 14 is also fixed to the base film 12 by an adhesive tape 13.

도 2(b)와 같이 기판(11)의 표면에 접착 테이프(13)를 이용하여 웨이퍼(wafer)에서 분리(sawing)된 다이(die;15)를 접착 고정시킨다. 이 때 다이(15) 상부에는 범프(bump;16)가 형성된다. 또한 다이(15)의 외면에도 접착 테이프(13)를 통하여 각 구리포일(14)이 부착되어 있다.As shown in FIG. 2B, a die 15 sawed from a wafer is adhesively fixed to the surface of the substrate 11 using an adhesive tape 13. In this case, a bump 16 is formed on the upper portion of the die 15. Moreover, each copper foil 14 is attached to the outer surface of the die 15 via the adhesive tape 13.

도 2(c)는 각 구리 포일(14)의 절곡 라인(14B)을 구부려 다이(15) 상부에 형성된 각 범프(16)에 각 구리 포일의 상부(14C)가 본딩(bonding)된 상태를 도시한다. 따라서 각 구리 포일(14)과 각 범프(16)를 접속함으로써, 종래의 리드 프레임과 칩간의 연결을 위한 와이어 본딩(wire bonding) 공정이 필요없게 됨을 알 수 있다.FIG. 2C shows a state in which the upper portion 14C of each copper foil is bonded to each bump 16 formed on the die 15 by bending the bending line 14B of each copper foil 14. do. Therefore, by connecting each copper foil 14 and each bump 16, it can be seen that there is no need for a wire bonding process for the connection between the conventional lead frame and the chip.

마지막으로 도 2(d)와 같이, 각 구리 포일(14)이 본딩된 다이(15)를 보호하기 위해 각 구리 포일의 상부(14C)와 칩의 상부에 코팅막(coating layer;17)을 입힘으로써 최종적인 패키지가 완성된다.Finally, as shown in FIG. 2 (d), by coating a coating layer 17 on the top 14C of each copper foil and the top of the chip to protect the die 15 to which each copper foil 14 is bonded. The final package is complete.

이와 같이 테이프 스트립의 각 테이프에 패키지 조립이 완료된 후, 각 테이프를 절단하여 각각의 패키지로 분리하게 되며, 기판(11)의 하부로 노출된 각 구리 포일의 하단(14A)이 인쇄회로 기판(도시되지 않음)의 패턴에 접속됨으로써 패키지는 회로 기판에 전기적으로 실장된다.After package assembly is completed on each tape of the tape strip as described above, each tape is cut and separated into respective packages, and the lower end 14A of each copper foil exposed to the lower part of the substrate 11 is a printed circuit board (not shown). The package is electrically mounted on the circuit board.

상술한 바와 같이 본 고안에 의하면, 칩의 크기에 맞게 디자인된 테이프를 사용하는 어셈블리로써 외이어 본딩 성형 공정 및 포밍, 트리밍 공정 등을 실시할 필요가 없으며, 또한 패키지 전체 크기를 칩의 크기 정도로 줄일 수 있어 패키지의 소형화 추세에 부응할 수 있다.As described above, according to the present invention, the assembly using the tape designed to the size of the chip does not need to perform the wire bonding molding process, the forming and the trimming process, and also reduces the overall size of the package to the size of the chip. It can meet the trend of miniaturization of packages.

Claims (3)

외곽부에 다수의 관통 홀이 형성되어 있는 기판과,A substrate having a plurality of through holes formed in an outer portion thereof; 상기 기판의 외곽부에 수직으로 고정되어 있는 베이스 필름과,A base film fixed perpendicularly to an outer portion of the substrate, 상기 베이스 필름의 내면에 고정되며 하단부는 상기 기판의 각 관통 홀을 관통하여 상기 기판의 하부로 노출되는 다수의 구리 포일과,A plurality of copper foils fixed to an inner surface of the base film and exposed at a lower portion of the substrate through respective through holes of the substrate; 상기 기판의 표면에 고정되며, 상부면에는 상기 각 구리 포일과 전기적으로 연결되는 다수의 범프가 형성되어 있는 칩으로 이루어진 것을 특징으로 하는 반도체 패키지.The semiconductor package, characterized in that the chip is fixed to the surface of the substrate, the upper surface is formed with a plurality of bumps electrically connected to each of the copper foil. 제 1 항에 있어서,The method of claim 1, 상기 각 구리 포일의 상부에는 절곡을 위한 절곡 라인이 형성되어 상부 절곡 라인을 기준으로 내측에 절곡되어 상기 칩의 각 법프에 접속되는 것을 특징으로 하는 반도체 패키지.A bent line for bending is formed on the upper portion of each copper foil, and is bent inward with respect to the upper bent line, wherein the semiconductor package is connected to each chuck of the chip. 제 2 항에 있어서,The method of claim 2, 상기 칩 표면 및 칩 표면에 접속된 각 구리 포일의 상부에는 코팅막이 형성되어 있는 것을 특징으로 하는 반도체 패키지.The semiconductor package, characterized in that the coating film is formed on the chip surface and the upper portion of each copper foil connected to the chip surface.
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* Cited by examiner, † Cited by third party
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KR100526845B1 (en) * 2000-12-26 2005-11-08 앰코 테크놀로지 코리아 주식회사 Circuit board and its manufacturing method

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* Cited by examiner, † Cited by third party
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