KR100291511B1 - Multi-chip package - Google Patents
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Abstract
본 발명은 멀티 칩 패키지를 개시한다. 개시된 본 발명의 멀티 칩 패키지는 단방향 양측 가장자리 부분 각각에 본딩패드들이 배치되어 있는 적어도 두 개 이상의 반도체 칩들로된 칩 유닛; 상기 칩 유닛 상에 본딩패드들이 노출되도록 하는 크기로 배치되며, 상부면에 상기 본딩패드들과 인접된 가장자리 부분으로부터 내측 부분으로 소정 길이만큼이 수평·연장되는 제1구리패턴들이 형성되어 있는 제1회로기판; 상기 제1회로기판 상에 제1구리패턴들의 가장자리 부분을 노출시킴과 동시에 칩 유닛의 일측 가장자리 부분의 외측으로 소정 길이 만큼이 돌출되도록 하는 크기로 배치되며, 상부면의 일측 및 타측 가장자리 부분 각각에는 소정 간격 이격되는 스트라이프 형태로된 제2구리패턴들이 상기 제1구리패턴들과 수직하는 방향으로 형성되어 있는 제2회로기판; 상기 본딩패드들과 상기 제1구리패턴들간을 접속시키도록 형성된 금속 와이어들; 및 상기 금속 와이어들과 제1 및 제2회로기판을 포함한 칩 유닛의 상부면에 코팅된 봉지제를 포함하여 이루어지며, 상기 제2회로기판에는 제2구리패턴들의 상부면으로부터 상기 제2회로기판의 하부면을 관통시키는 홀들이 구비되어 있고, 상기 홀의 내측면에는 금속 물질이 도금되어 있으며, 상기 제1구리패턴들과 제2구리패턴들은 상기 제1회로기판과 제2회로기판을 열 압착시키는 공정을 통해 상기 금속 물질에 의해 전기적으로 접속되어 있는 것을 특징으로 한다.The present invention discloses a multi chip package. The disclosed multi-chip package includes a chip unit comprising at least two semiconductor chips in which bonding pads are disposed at respective unidirectional opposite edge portions; A first copper pattern disposed on the chip unit to expose the bonding pads, and having first copper patterns horizontally and elongated from an edge portion adjacent to the bonding pads to an inner portion on an upper surface thereof; Circuit board; Exposed edge portions of the first copper patterns on the first circuit board and at the same time to protrude a predetermined length to the outside of one edge portion of the chip unit, each of the one side and the other edge portion of the upper surface A second circuit board on which second copper patterns in a stripe form spaced apart from each other by a predetermined interval are formed in a direction perpendicular to the first copper patterns; Metal wires formed to connect the bonding pads to the first copper patterns; And an encapsulant coated on an upper surface of the chip unit including the metal wires and the first and second circuit boards, wherein the second circuit board includes the second circuit board from the upper surface of the second copper patterns. Holes penetrating a lower surface of the hole are provided, and a metal material is plated on the inner surface of the hole, and the first copper patterns and the second copper patterns are used to thermally compress the first circuit board and the second circuit board. It is characterized by being electrically connected by the said metal substance through a process.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 하나의 패키지에 적어도 두 개 이상의 반도체 칩들을 내장시켜 메모리 용량을 증대시킨 멀티 칩 패키지에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a multi-chip package in which at least two or more semiconductor chips are embedded in one package to increase memory capacity.
일반적으로, 공지의 공정을 통해 웨이퍼 상태로 제작된 반도체 칩들은 칩 절단(Sawing), 칩 부착(Die Attach), 와이어 본딩(Wire Bonding), 몰딩(Molding), 트림(Trim) 및 포밍(Forming) 등 일련의 어셈블리(Assembly) 공정을 거쳐 패키지로 제작된다.In general, semiconductor chips fabricated in a wafer state through known processes are known for chip cutting, die attach, wire bonding, molding, trimming, and forming. It is manufactured as a package through a series of assembly process.
상기한 어셈블리 공정을 통해 제작된 반도체 패키지의 전형적인 예가 도 1에 도시되어 있는바, 이를 설명하면 다음과 같다.A typical example of a semiconductor package manufactured through the above assembly process is illustrated in FIG. 1, which will be described below.
도시된 바와 같이, 칩 절단 공정을 통해 얻어진 반도체 칩(1)은 칩 부착 공정을 통해 다이 패드(Die Pad : 2a)와 인너 리드(Inner Lead : 2b) 및 아웃 리드(Out Lead : 2c)로 구성되는 리드 프레임(Lead Frame)의 다이 패드(2a) 상에 부착되며, 아울러, 금(Au) 또는 알루미늄(Al)과 같은 전도성 금속으로된 금속 와이어(3)에 의해 인너 리드(2b)와 전기적으로 연결된다.As shown, the semiconductor chip 1 obtained through the chip cutting process is composed of a die pad (2a), an inner lead (2b) and an out lead (2c) through a chip attaching process. It is attached on the die pad 2a of the lead frame, and is electrically connected to the inner lead 2b by a metal wire 3 made of a conductive metal such as gold (Au) or aluminum (Al). Connected.
또한, 반도체 칩(1) 및 금속 와이어(3)가 외부 영향으로부터 보호될 수 있도록 상기 반도체 칩(1)과 이에 와이어 본딩된 인너 리드(2b)를 포함한 공간적 영역은 에폭시 수지로된 몰딩 컴파운드(Epoxy Molding Compound)에 의해 봉지된다.In addition, the spatial region including the semiconductor chip 1 and the inner lead 2b wire-bonded thereto so that the semiconductor chip 1 and the metal wire 3 may be protected from external influences may be formed of an epoxy resin molding compound. It is sealed by Molding Compound.
게다가, 몰딩 컴파운드로된 봉지제(4)의 외측으로는 인쇄회로기판에의 실장을 위한 리드 프레임의 아웃 리드(2c)가 돌출되며, 이러한 아웃 리드(2c)는 후속 공정인 트림 및 포밍 공정을 통해 소정 형태로 절곡된다.In addition, the outer lead 2c of the lead frame for mounting on a printed circuit board protrudes outward from the molding compound encapsulant 4, and this out lead 2c is subjected to a subsequent process of trimming and forming. Is bent into a predetermined shape through.
그러나, 상기와 같은 종래의 반도체 패키지는, 하나의 패키지에 하나의 반도체 칩이 내장되기 때문에 메모리 용량 증대를 기대할 수 없고, 모듈 제작시에는 수 개의 반도체 패키지들을 각각 실장시켜야 하기 때문에 넒은 실장 면적을 필요로 하게 되며, 아울러, 어셈블리 공정에 많은 시간이 소요되는 문제점이 있었다.However, the conventional semiconductor package as described above cannot be expected to increase memory capacity because one semiconductor chip is embedded in one package, and a large mounting area is required because several semiconductor packages must be mounted separately when manufacturing a module. In addition, there was a problem that takes a lot of time in the assembly process.
따라서, 본 발명의 목적은 하나의 패키지에 적어도 두 개 이상의 반도체 칩들을 내장시킴으로써 메모리 용량 증대는 물론 실장 면적을 감소시킬 수 있는 멀티 칩 패키지를 제공하는 것이다.Accordingly, an object of the present invention is to provide a multi-chip package capable of increasing memory capacity and reducing mounting area by embedding at least two semiconductor chips in one package.
또한, 본 발명의 다른 목적은 트림 및 포밍 공정을 삭제시킴으로써 어셈블리 공정에 요구되는 공정 시간을 단축시킬 수 있는 멀티 칩 패키지를 제공하는 것이다.In addition, another object of the present invention is to provide a multi-chip package that can shorten the process time required for the assembly process by eliminating the trim and forming process.
도 1은 종래 기술에 따른 반도체 패키지를 설명하기 위한 단면도.1 is a cross-sectional view for explaining a semiconductor package according to the prior art.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위한 평면도.2 is a plan view illustrating a multi-chip package according to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 칩 유닛을 도시한 평면도.3 is a plan view showing a chip unit according to an embodiment of the present invention.
도 4a는 본 발명의 실시예에 따른 제1회로기판을 도시한 평면도.Figure 4a is a plan view showing a first circuit board according to an embodiment of the present invention.
도 4b는 본 발명의 실시예에 따른제2 회로기판을 도시한 평면도.4B is a plan view illustrating a second circuit board according to an embodiment of the present invention.
도 5는 도 4의 Ⅴ-Ⅴ′선을 따라 절단하여 나타낸 단면도.5 is a cross-sectional view taken along the line VV ′ of FIG. 4.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10a,10b,10c : 반도체 칩 12 : 본딩패드10a, 10b, 10c: semiconductor chip 12: bonding pad
20 : 칩 유닛 22,32 : 베이스 필름20: chip unit 22, 32: base film
24 : 제1구리 패턴 30 : 제1회로기판24: first copper pattern 30: first circuit board
34 : 제2구리패턴 36 : 홀34: second copper pattern 36: hole
40 : 제2회로기판 50 : 금속 와이어40: second circuit board 50: metal wire
60 : 봉지제60: sealing agent
상기와 같은 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 단방향 양측 가장자리 부분 각각에 본딩패드들이 배치되어 있는 적어도 두 개 이상의 반도체 칩들이 연결되어 있는 칩 유닛; 상기 칩 유닛 상에 상기 본딩패드들이 노출되도록 하는 크기로 배치되며, 상부면에 상기 본딩패드들과 인접된 가장자리 부분으로부터 내측 부분으로 소정 길이만큼이 수평·연장되는 수 개의 제1구리패턴들이 형성되어 있는 제1회로기판; 상기 제1회로기판 상에 상기 제1구리패턴들의 가장자리 부분을 노출시킴과 동시에 칩 유닛의 일측 가장자리 부분의 외측으로 소정 길이 만큼이 돌출되도록 하는 크기로 배치되며, 상부면의 일측 및 타측 가장자리 부분 각각에는 소정 간격 이격되는 스트라이프 형태로된 제2구리패턴들이 상기 제1구리패턴들과 수직하는 방향으로 형성되어 있는 제2회로기판; 상기 본딩패드들과 상기 제1구리패턴들간을 각각 접속시키도록 형성된 금속 와이어들; 및 상기 금속 와이어들과 제1 및 제2회로기판을 포함한 칩 유닛의 상부면에 코팅된 봉지제를 포함하여 이루어지며, 상기 제2회로기판에는 제2구리패턴들의 상부면으로부터 상기 제2회로기판의 하부면을 관통시키는 홀들이 구비되어 있고, 아울러, 상기 홀의 내측면에는 금속 물질이 도금되어 있으며, 상기 제1구리패턴들과 제2구리패턴들은 상기 제1회로기판과 제2회로기판을 열 압착시키는 공정을 통해 상기 금속 물질에 의해 전기적으로 접속되어 있는 것을 특징으로 한다.According to one aspect of the present invention, there is provided a multi-chip package including: a chip unit having at least two semiconductor chips having bonding pads disposed on respective unidirectional edges thereof; The first copper patterns may be disposed on the chip unit to expose the bonding pads, and may have a plurality of first copper patterns formed on the upper surface of the chip pad, the first copper patterns being horizontally extended by a predetermined length from an edge portion adjacent to the bonding pads to an inner portion thereof. A first circuit board; Exposed edge portions of the first copper patterns on the first circuit board, and at the same time to protrude a predetermined length to the outside of one side edge portion of the chip unit, each one side and the other edge portion of the upper surface The second circuit board may include a second copper pattern having a stripe shape spaced at a predetermined interval in a direction perpendicular to the first copper patterns; Metal wires formed to connect the bonding pads to the first copper patterns, respectively; And an encapsulant coated on an upper surface of the chip unit including the metal wires and the first and second circuit boards, wherein the second circuit board includes the second circuit board from the upper surface of the second copper patterns. Holes penetrating the lower surface of the hole are provided, and a metal material is plated on the inner surface of the hole, and the first copper patterns and the second copper patterns open the first circuit board and the second circuit board. It is characterized by being electrically connected by the said metal substance through the process of crimping | bonding.
본 발명에 따르면, 하나의 패키지에 적어도 두 개 이상의 반도체 칩들을 내장시키기 때문에 메몰리 용량을 증대시킬 수 있고, 아울러, 실장 면적을 감소시킬 수 있다. 게다가, 아웃 리드가 없는 것에 기인하여 트림 및 포밍 공정을 삭제시킬 수 있기 때문에 전체적인 어셈블리 공정 시간을 단축시킬 수 있다.According to the present invention, since at least two semiconductor chips are embedded in one package, the memory capacity can be increased, and the mounting area can be reduced. In addition, trimming and forming processes can be eliminated due to the absence of out leads, thereby reducing the overall assembly process time.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2, 도 3, 도 4a 및 도 4b는 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위한 도면들로서, 도 2는 본 발명의 멀티 칩 패키지를 도시한 평면도이고, 도 3은 본 발명의 실시예에 따른 칩 유닛을 도시한 평면도이며, 도 4a 및 도 4b는 본 발명의 실시예에 따른 제1 및 제2회로기판을 도시한 평면도이다.2, 3, 4A and 4B are views for explaining a multi-chip package according to an embodiment of the present invention, Figure 2 is a plan view showing a multi-chip package of the present invention, Figure 3 is a view of the present invention 4A and 4B are plan views illustrating first and second circuit boards according to an exemplary embodiment of the present invention.
우선, 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 멀티 칩 패키지는 적어도 두 개 이상, 예를 들어, 세 개의 반도체 칩들(10a, 10b, 10c)로 이루어진 칩 유닛(20)과, 상기 칩 유닛(20) 상에 배치되어 각 반도체 칩들(10a, 10b, 10c)과 외부회로간의 전기적 신호 전달 경로를 이루는 제1 및 제2회로기판(30, 40), 상기 반도체 칩들(10a, 10b, 10c)에 구비된 본딩패드들(12)과 상기 제1회로기판(30)에 구비된 제1구리패턴들간(34)을 전기적으로 연결시키는 금속 와이어(50), 및 상기 금속 와이어(50)와 제1 및 제2회로기판(30, 40)을 포함한 칩 유닛(20)의 상부면에 코팅되는 봉지제(도시안됨)으로 구성된다.First, as shown in FIG. 2, a multi-chip package according to an embodiment of the present invention may include a chip unit 20 including at least two, for example, three semiconductor chips 10a, 10b, and 10c. First and second circuit boards 30 and 40 disposed on the chip unit 20 to form an electrical signal transmission path between the semiconductor chips 10a, 10b and 10c and external circuits, and the semiconductor chips 10a and 10b. , A metal wire 50 electrically connecting the bonding pads 12 provided at 10c to the first copper patterns 34 provided at the first circuit board 30, and the metal wire 50. And an encapsulant (not shown) coated on the upper surface of the chip unit 20 including the first and second circuit boards 30 and 40.
상기에서, 칩 유닛(20)은 도 3에 도시된 바와 같이, 웨이퍼 상태로 제작된 반도체 칩들에 대한 칩 절단 공정시에 세 개의 반도체 칩들(10a, 10b, 10c)을 하나의 단위로 절단하는 것에 의해 제공되며, 이에 따라, 반도체 칩들(10a, 10b, 10c)의 장방향 면은 연결된 상태로 존재한다. 또한, 각 반도체 칩들(10a, 10b, 10c)의 단방향 양측 가장자리 부분 각각에는 본딩패드들(12)이 배열되며, 전체적으로는 칩 유닛(20)의 장방향 양측 가장자리 부분 각각에 본딩패드들(12)이 열로 배열된다.In the above, the chip unit 20 is to cut the three semiconductor chips (10a, 10b, 10c) into one unit during the chip cutting process for the semiconductor chips manufactured in the wafer state as shown in FIG. The long side faces of the semiconductor chips 10a, 10b, 10c are thus connected. In addition, bonding pads 12 are arranged at each of the unidirectional opposite edge portions of each of the semiconductor chips 10a, 10b, and 10c, and the bonding pads 12 are disposed at each of the longitudinal edges of the chip unit 20. Are arranged in columns.
그리고, 제1 및 제2회로기판(30, 40)은 베이스 필름 상에 회로패턴을 형성하여 제작한 것으로, 먼저, 제1회로기판(30)은 각 반도체 칩들(10a, 10b, 10c)의 본딩패드들을 덮지 않는 크기로 제작되며, 도 4a에 도시된 바와 같이, 베이스 필름(22)의 상부면에는 그의 장방향 양측 가장자리 부분으로부터 내측 부분으로 수평·연장되는 수 개의 제1구리패턴들(24)이 소정 간격 이격되어 형성된다.The first and second circuit boards 30 and 40 are formed by forming a circuit pattern on a base film. First, the first circuit board 30 is bonded to each of the semiconductor chips 10a, 10b, and 10c. 4A, a plurality of first copper patterns 24 are formed on the upper surface of the base film 22 and are horizontally extended from both edge portions of the base film 22 to inner portions thereof. It is formed spaced apart by a predetermined interval.
이때, 제1구리패턴들(24)은 칩 유닛에 구비되는 본딩패드들의 수 만큼, 예를 들어, 하나의 반도체 칩의 일측 가장자리 부분에 네 개의 본딩패드들이 구비되어 전체적으로 칩 유닛의 일측 및 타측 가장자리 부분 각각에 열 두개씩의 본딩패드들이 구비된 경우에 그들에 인접하는 베이스 필름(22)의 일측 및 타측 가장자리 부분 각각에는 열 두개씩의 제1구리패턴들(24)이 형성된다.At this time, the first copper patterns 24 are provided with the number of bonding pads provided in the chip unit, for example, four bonding pads are provided at one edge portion of one semiconductor chip, so that one edge and the other edge of the chip unit as a whole. When each of the portions is provided with two bonding pads, two first copper patterns 24 are formed on each of one side and the other edge portion of the base film 22 adjacent thereto.
또한, 제1구리패턴들(24)은 하나의 반도체 칩에 이웃하는 베이스 필름(22)의 가장자리 부분에서는 서로 다른 길이를 갖도록 형성되며, 이러한 제1구리패턴들(24)의 형태는 각 반도체 칩들에 대해서 동일한 형태를 갖도록 형성되고, 아울러, 전체적으로는 베이스 필름(22) 상에 좌·우 대칭적으로 형성된다.In addition, the first copper patterns 24 may be formed to have different lengths at edges of the base film 22 adjacent to one semiconductor chip, and the first copper patterns 24 may have different lengths. It is formed to have the same shape with respect to, and is formed on the base film 22 as a whole symmetrically.
다음으로, 제2회로기판(40)은 제1회로기판(30)에 구비된 제1구리패턴들(24)의 양측 가장자리 부분을 덮지 않는 크기로 제작되며, 도 4b에 도시된 바와 같이, 베이스 필름(32)의 장방향 양측 가장자리 부분 각각에는 제1회로기판에 구비된 제1구리패턴과 수직·교차하는 방향으로 배열되는 스트라이프 형태로된 제2구리패턴들(34)이 소정 간격 이격되어 형성되고, 이때, 제2구리패턴(34)은 하나의 반도체 칩에 구비된 본딩패드들의 수 만큼, 예를 들어, 베이스 필름의 양측 가장자리 각각 네 개씩이 형성된다.Next, the second circuit board 40 is manufactured to have a size not covering both edge portions of the first copper patterns 24 provided in the first circuit board 30, and as shown in FIG. 4B, the base On each of the long side edge portions of the film 32, second copper patterns 34 having a stripe shape arranged in a direction perpendicular to and intersecting with the first copper pattern provided on the first circuit board are spaced apart from each other by a predetermined interval. In this case, the second copper pattern 34 is formed by the number of bonding pads provided in one semiconductor chip, for example, four edges of both sides of the base film are formed.
또한, 제2회로기판(40)에는 제2구리패턴(34)의 상부면으로부터 베이스 필름(32)의 하부면까지 관통하는 홀들(36)이 구비되며, 이러한 홀들(36)은 하나의 제2구리패턴(34)에 반도체 칩의 수 만큼, 예를 들어, 세 개가 배치되도록 구비되고, 아울러, 홀(36)의 내측면에는 금속 물질(도시안됨), 예컨데, 구리(Cu), 주석(Sn), 납(Pb) 또는 은(Ag) 중에서 선택되는 하나의 금속 물질이 도금된다.In addition, the second circuit board 40 includes holes 36 penetrating from the upper surface of the second copper pattern 34 to the lower surface of the base film 32. In the copper pattern 34, three, for example, three semiconductor chips are disposed, and a metal material (not shown) is provided on the inner surface of the hole 36, for example, copper (Cu) and tin (Sn). ), One metal material selected from lead (Pb) or silver (Ag) is plated.
이에 따라, 제1회로기판과 제2회로기판간을 열 압착시키는 것에 의해 상기한 금속 물질을 통하여 제1구리패턴들과 제2구리패턴은 전기적으로 접속되며, 이때, 도 2에 도시된 바와 같이, 하나의 제2구리패턴(34)은 그 하부에 배치된 세 개, 즉, 각 반도체 칩들(10a, 10b, 10c)의 동일한 신호를 입·출력하게 되는 본딩 패드들(12)과 연결되는 세 개의 제1구리패턴들(24)과 접속된다.Accordingly, the first copper patterns and the second copper pattern are electrically connected to each other through the metal material by thermally compressing the first circuit board and the second circuit board, as shown in FIG. 2. One second copper pattern 34 may be connected to the bonding pads 12 that input and output the same signal of each of the three semiconductor chips 10a, 10b, and 10c. First copper patterns 24.
한편, 제2회로기판(40)은 칩 유닛(20)의 본딩패드들(12)과 인접하지 않는 단방향 일측 가장자리 부분이 상기 칩 유닛(20)의 일측 가장자리 부분의 외측으로 소정 길이 만큼이 돌출되도록 제작되며, 돌출된 제2회로기판(40) 부분은 이후 패키지의 실장시에 외부 시스템, 예를 들어, 마더 보드(Mother Board) 상에 형성되는 소켓(socket)에 삽입되어 상기 마더 보드와 전기적으로 접속된다.On the other hand, the second circuit board 40 is such that the one-sided edge portion that is not adjacent to the bonding pads 12 of the chip unit 20 protrudes by a predetermined length to the outside of the one edge portion of the chip unit 20. The second printed circuit board portion 40 is then inserted into a socket formed on an external system, for example, a mother board, when the package is mounted, and electrically connected to the motherboard. Connected.
따라서, 본 발명의 멀티 칩 패키지는 마더 보드 상에 구비시키게 되는 소켓에 돌출되어져 있는 제2회로기판 부분을 삽입시키는 것에 실장이 이루어지기 때문에 통상의 반도체 패키지를 제작하기 위한 어셈블리 공정과 비교해서 아웃 리드가 없기 때문에 트림 및 포밍 공정이 삭제시킬 수 있다.Therefore, the multi-chip package of the present invention is mounted to insert the second circuit board part protruding into the socket provided on the motherboard, so that the lead out compared with the assembly process for manufacturing a conventional semiconductor package. Trimming and forming process can be eliminated.
도 5는 본 발명의 실시예에 따른 멀티 칩 패키지의 제작 방법을 설명하기 위하여 도 2의 Ⅴ-Ⅴ′선을 따라 절단하여 나타낸 단면도로서, 도시된 바와 같이, 우선, 제1회로기판(30)과 제2회로기판(40)간을 열 압착시켜 상기 제2회로기판(40)에 구비시킨 홀(도시안됨)의 내측면에 도금된 금속 물질(도시안됨)을 통하여 제2구리패턴(34)과 제1구리패턴(24)간을 전기적으로 접속시킨 상태에서, 이러한 제1 및 제2회로기판(30, 40)을 칩 유닛(20) 상에 배치시킨다.FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 2 to illustrate a method of manufacturing a multichip package according to an exemplary embodiment of the present invention. As shown in FIG. 5, first, a first circuit board 30 is shown. A second copper pattern 34 through a metal material (not shown) plated on an inner surface of a hole (not shown) provided in the second circuit board 40 by thermal compression between the second circuit board 40 and the second circuit board 40. The first and second circuit boards 30 and 40 are disposed on the chip unit 20 while the first copper pattern 24 and the first copper pattern 24 are electrically connected to each other.
그런 다음, 칩 유닛(20)의 본딩패드들(12)과 제1구리패턴간(24)을 금(Au) 또는 알루미늄(Al)으로된 금속 와이어(50)로 각각 연결시킨 상태에서, 칩 유닛(20)과 금속 와이어(50), 제1 및 제2회로기판(30, 40)이 외부 영향으로부터 보호될 수 있도록 상기 칩 유닛(20)의 상부면을 에폭시 수지와 같은 물질로 코팅시켜 봉지제(60)를 형성한다. 이때, 칩 유닛의 일측 가장자리 부분의 외측으로 돌출되는 제2회로기판 부분은 코팅시키지 않는다.Then, in a state in which the bonding pads 12 and the first copper pattern 24 of the chip unit 20 are connected to the metal wire 50 made of gold (Au) or aluminum (Al), respectively. The encapsulant is coated on the upper surface of the chip unit 20 with a material such as epoxy resin so that the metal wire 50 and the first and second circuit boards 30 and 40 may be protected from external influences. Form 60. At this time, the second circuit board portion protruding to the outside of one edge portion of the chip unit is not coated.
이상에서와 같이, 본 발명의 멀티 칩 패키지는 하나의 패키지에 적어도 두 개 이상의 반도체 칩들 내장시키기 때문에 패키지의 메모리 용량을 증대시킬 수 있으며, 아울러, 실장 면적을 감소시킬 수 있다.As described above, the multi-chip package of the present invention can increase the memory capacity of the package and reduce the mounting area because at least two semiconductor chips are embedded in one package.
또한, 적어도 두 개 이상의 반도체 칩들을 단위 칩으로 구비시키기 때문에 칩 절단 공정에 요구되는 공정 시간을 단축시킬 수 있고, 아울러, 리드 프레임의 사용없이 패키지를 제작하기 때문에 트림 및 포밍 공정을 삭제시킬 수 있는 것에 기인하여 전체적인 어셈블리 공정 시간을 단축시킬 수 있다.In addition, since at least two semiconductor chips are provided as unit chips, the process time required for the chip cutting process can be shortened, and the trim and forming process can be eliminated because the package is manufactured without using a lead frame. This can shorten the overall assembly process time.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (5)
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