KR19980073892A - 불휘발성 반도체 메모리 장치의 제조방법 - Google Patents

Abstract

본 발명은 주변부의 입자 오염을 제거하여 신뢰성이 보장된 불휘발성 반도체 메모리 장치의 제조방법에 관한 것으로, 제 1도전층막(플로팅게이트)과 제 2도전층막(콘트롤게이트) 사이의 층간절연막의 공정수순을 변경하여 주변부의 입자오염을 제거하므로서 게이트산화막의 질을 향상시키고 주변부의 저항패턴 형성방법을 변경하여 안정적인 프로그램 또는 소거 동작특성을 구현할 수 있는 효과가 있다.

Description

불휘발성 반도체 메모리 장치의 제조방법

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 주변부의 입자 오염을 제거하여 신뢰성이 보장된 불휘발성 반도체 메모리 장치의 제조방법에 관한 것이다.

일반적으로, 입력된 데이타를 전기적인 방법으로 일괄소거하는 불휘발성 반도체 메모리 장치중의 하나인 플래시 이이피롬(EEPROM)은 일반적으로 데이타를 기억하는 메모리 셀과 그 메모리 셀을 구동하는 데 필요한 주변부로 구성되어있다.

플래시 이이피롬(EEPROM)의 메모리 셀 트랜지스터는 일반적으로 약 90Å정도의 상대적으로 얇은 터널절연막과 입력된 데이타를 보존하는 제 1도전층막(플로팅게이트), 그리고 층간절연막과 전압을 인가하여 제 1도전층막을 제어하는 제 2도전층막(콘트롤게이트)가 적층된 스택게이트 구조로 되어있고, 상기 주변부의 트랜지스터 게이트는 메모리 셀의 제 2전극층으로 구성되며 각 용도에 따라 서로 다른 문턱전압(threshold voltage)를 갖도록 고안되어 있다.

도 1a 내지 도 4a는 종래 기술의 일실시예에 따른 불휘발성 반도체 메모리 장치를 비트라인 방향으로 절단하여 보인 도면들로서, 그 제조방법을 순차적으로 보인 도면들이고, 도 1b 내지 도 4b는 상기 장치의 워드라인 방향으로 절단하여 보인 도면들로서 그 제조방법을 순차적으로 보인 도면들이고, 그리고, 도 1c 내지 도 4c는 상기 장치의 주변부를 절단하여 보인 도면들로서 그 제조방법을 순차적으로 보인 도면들이다. 본 발명의 이해를 돕기 위하여 이하에서는 종래의 기술로서 제시된 각각의 도면을 참조하여 설명한다. 한편, 불휘발성 반도체 메모리 장치의 셀 어레이는 상술한 적층게이트구조의 메모리 셀부와 단일 게이트구조를 가지는 선택트랜지스터와 제 1도전층막으로 구성된 저항을 포함하고 있으며, 그 저항은 주번부의 기준전압발생제어회로에서 프로그램등과 같은 동작전압의 초기레벨을 결정하는 역할을 하고 있음에 유의해야 한다. 또한, 도 1, 도 2, 도 3, 그리고 도 4의 각각의 a,b,c는 동일 공정스텝으로 구현된 것이다.

먼저, 도 1a, 1b, 1c를 참조하자면, P형 반도체 기판 100상에 N형 우물영역101을 형성하기 위한 포토공정을 진행하고 N우물영역 101을 위한 이온주입으로써 Ph,100keV, 1.5E13을 진행하고 1150℃,8시간정도의 드라이브인(drive in)을 진행한 후 P형 우물영역 102 포토공정을 진행하여 메모리 셀이 형성될 부분과 선택 트랜지스터를 포함하는 주변부의 MOS 트랜지스터가 될 부위에 Boron,100keV, 2.0E13정도의 이온주입을 실시한다. 이때, 메모리 셀 부분은 N형 우물영역 101이 형성된 상태에서 P형 우물영역 102 이온주입이 실시되어 포켓 P형 우물(pocket p-well) 102가 형성된다. 메모리 셀 부분의 우물영역 형성공정에 있어서 셀 동작 조건 및 주변부 구성 여부에 따라 포켓 P형 우물영역일수도 있고 단일 N형 우물 또는 P형 우물로도 가능하다. P형 우물영역 102를 위한 이온주입 후에 마찬가지로 1150℃, 8시간정도의 드라이브인(drive in) 공정을 거쳐 N형 우물영역 101과 P형 우물영역 102가 적당한 우물 깊이(well depth)를 유지하도록 한다. 한편, 셀 어레이는 반도체 기판 의 소정영역에 소자분리를 위하여 소정의 두께를 갖는 필드산화막 105과 필드이온주입영역(도시되지 않음)을 함께 형성하고, 활성영역의 반도체 기판위에 절연막 103을 형성하고, 그 위에 제 1도전층막 104를 형성한 후 사진식각공정을 이용하여 주변부 영역은 포토레지스트 P.R(도시되지 않음)로 가리고 메모리 셀부분만 개방하여 제 1도전층막 104를 패턴닝하여 플로팅게이트를 한정한다. 이때, 상기 PR이 제거된 도 1c는 반도체 기판과 필드산화막 105과 메모리 셀로부터 연장된 제 1도전층막 104가 형성된다. 도 2a 내지 도 2c를 참조하자면, 상기 공정을 순차적으로 진행후 제 1도전층막 104 상에 다층 층간절연막 106a, 106b, 106c를 형성하고, 사진식각공정을 이용하여 메모리 셀영역은 P.R(도시되지 않음)로 가리고 주변부에 잔존하는 제 1도전층막 104만 개방하여 상기 층간절연막 106과 제 1도전층막 104를 선택적으로 식각한다. 이때, 주변부의 제 1도전층막 104로 이루어진 저항 104a가 형성된다. 이어서, 도면에 제시되지 않았지만, 터널산화막과는 다른 주변부의 게이트절연막 형성을 위하여 상기 터널산화막(절연막 103)을 습식식각으로 선택적 제거한다. 여기서, 층간절연막 106은 유전율을 높이고 접착력(adhesion)을 높이며 절연특성을 강화하기 위해 산화막 106a/질화막 106b/산화막 106c을 차례로 형성한 복합막(또는 다층막)을 사용한다.

도 3a, 3b, 3c를 참조하자면, 상기 공정 진행후 여러 종류의 서로 다른 주변회부 트랜지스터 문턱전압을 조절하기 위해 서로 다른 마스크(mask)를 이용하여 필요한 부위에 해당 불순물 이온주입 109를 실시한다. 이때, 메모리 셀 부위와 저항 104a형성 부위는 P.R 108에 의해 이온주입이 차단된다.

도 4a, 4b, 4c를 참조하자면, 상기 공정진행후 주변부 트랜지스터 게이트 산화막 110a을 형성하고 메모리 셀부위와 주변부에 제 2도전층막 110을 상기 층간절연막 106상에 형성하고 사진식각공정을 이용하여 메모리 셀부위의 적층게이트구조의 기억셀과 주변부의 제 2도전층막 104로된 단일 게이트구조의 트랜지스터(이를 선택트랜지스터라고 칭함)를 각각 형성한다.

여기서, 주변부의 층간절연막 106과 제 1도전층막 106, 그리고 터널절연막 103 식각후 여러단계의 사진공정과 이온주입공정을 거치고 게이트절연막 110a를 형성하게 되는데 이때, 노출된 반도체 기판에는 이물질 또는 입자(particle)등이 남아 후속 공정인 게이트절연막 형성시 그 게이트절연막 110a을 열화시키거나 주변부의 트랜지스터 형성시 제 2도전층막 110과의 브리지(bridge)를 유발하거나 또는 금속배선 공정시 불량을 유발시킬 수 있는 요인으로 작용을 한다.

따라서, 주변부의 층간절연막 106과 제 1도전층막 104, 그리고 터널절연막 103(절연막) 식각후 이물질이나 입자(particle)를 제거하기 위해 세정 공정을 진행하게 되는데, 이러한 세정 공정시 층간절연막 106중 질화막 106b 위에 형성된 산화막 106c이 손실되는 세정공정은 사용할 수 없게된다. 이러한 이유로 세정능력은 탁월하나 산화막의 손실이 생기는 HF세정같은 것을 할수 없게 되어 세정공정을 강화하는데 있어서 제약을 받게 되어 이물질이나 입자(particle)을 제거하는 어려움이 있게 된다. 또한, 주변부의 게이트절연막 형성을 위하여 상기 터널산화막 103을 제거하는 습식식각공정시 필드절연막 105위에 형성되는 제 1도전층막 104층의 저항 패턴 104a가 측면에치(side etch)에 의한 언더컷드(undercut) 107이 발생되고 후속 공정인 주변부의 게이트절연막 형성시 상기 저항패턴 104a의 측면과 밑면이 산화되어 그 저항값의 변화가 심하여 프로그램등과 같은 동작 특성에 나쁜 영항을 주는 문제점이 있다.

상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 신뢰성 있는 동작특성을 보장하기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 주변부의 게이트절연막 열화를 방지하기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 주변부의 저항패턴 하부 필드절연막의 사진식각공정시 발생하는 언더컷드현상을 방지하기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 주변부의 사진식각공정 시 발생하는 이물질 및 입자 오염을 방지하기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 제 1도전층막으로 이루어진 저항패턴의 저항값 변화를 방지하기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.

도 1a 내지 도 4a는 종래 기술의 일실시예에 따른 불휘발성 반도체 메모리 장치를 비트라인 방향으로 절단하여 보인 도면들로서, 그 제조방법을 순차적으로 보인 도면들이고,

도 1b 내지 도 4b는 상기 장치의 워드라인 방향으로 절단하여 보인 도면들로서 그 제조방법을 순차적으로 보인 도면들이고,

도 1c 내지 도 4c는 상기 장치의 주변부를 절단하여 보인 도면들로서 그 제조방법을 순차적으로 보인 도면들이고,

도 5a 내지 도 8a는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 비트라인 방향으로 절단하여 보인 도면들로서, 그 제조방법을 순차적으로 보인 도면들이고,

도 5b 내지 도 8b는 상기 장치의 워드라인 방향으로 절단하여 보인 도면들로서 그 제조방법을 순차적으로 보인 도면들이고,

그리고, 도 5c 내지 도 8c는 상기 장치의 주변부를 절단하여 보인 도면들로서 그 제조방법을 순차적으로 보인 도면들이다.

상기한 바와 같은 문제점을 해소하기 위한 본 발명은, 주변부의 입자 오염을 제거하여 신뢰성이 보장된 불휘발성 반도체 메모리 장치의 제조방법에 있어서, 제 1도전층막(플로팅게이트)과 제 2도전층막(콘트롤게이트) 사이의 층간절연막의 공정수순을 변경하여 주변부의 입자오염을 제거하므로서 게이트절연막의 질을 향상시키고 주변부의 저항패턴 형성방법을 변경하여 안정적인 프로그램 또는 소거 동작특성을 구현하기 위한 제조방법을 향한 것이다. 또한, 본 발명은 상기 종래기술의 문제점인 주변회로 지역의 이물질 또는 입자를 제거하기 위해 HF세정이나 기타 세정처리를 강화할 수 있는 공정 흐름과 그리고 제 1도전층막 104의 저항패턴 104a의 저항값 변화를 줄일수 있는 공정 흐름을 제공한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기 설명에서는 구체적인 회로의 소자들과 공정 시퀀스등과 같은 많은 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 5a 내지 도 8a는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 비트라인 방향으로 절단하여 보인 도면들로서, 그 제조방법을 순차적으로 보인 도면들이고, 도 5b 내지 도 8b는 상기 장치의 워드라인 방향으로 절단하여 보인 도면들로서 그 제조방법을 순차적으로 보인 도면들이고, 그리고, 도 5c 내지 도 8c는 상기 장치의 주변부를 절단하여 보인 도면들로서 그 제조방법을 순차적으로 보인 도면들이다. 도 5, 도 6, 도 7 그리고, 도 8의 각각의 세부도 a,b,c는 동일 공정 스텝으로 구현된 패턴을 나타내고 있음에 유의해야 한다.

먼저, 도 5a, 5b, 5c를 참조하자면, P형 반도체 기판 100상에 N형 우물영역101을 형성하기 위한 포토공정을 진행하고 N우물영역 101을 위한 이온주입으로써 Ph,100keV, 1.5E13을 진행하고 1150℃,8시간정도의 드라이브인(drive in)을 진행한 후 P형 우물영역 102 포토공정을 진행하여 메모리 셀이 형성될 부분과 선택 트랜지스터를 포함하는 주변부의 MOS 트랜지스터가 될 부위에 Boron,100keV, 2.0E13정도의 이온주입을 실시한다. 이때, 메모리 셀 부분은 N형 우물영역 101이 형성된 상태에서 P형 우물영역 102 이온주입이 실시되어 포켓 P형 우물(pocket p-well) 102가 형성된다. 메모리 셀 부분의 우물영역 형성공정에 있어서 셀 동작 조건 및 주변부 구성 여부에 따라 포켓 P형 우물영역일수도 있고 단일 N형 우물 또는 P형 우물로도 가능하다. P형 우물영역 102를 위한 이온주입 후에 마찬가지로 1150℃, 8시간정도의 드라이브인(drive in) 공정을 거쳐 N형 우물영역 101과 P형 우물영역 102가 적당한 우물 깊이(well depth)를 유지하도록 한다. 한편, 셀 어레이는 반도체 기판 의 소정영역에 소자분리를 위하여 소정의 두께를 갖는 필드산화막 105과 필드이온주입영역(도시되지 않음)을 함께 형성하고, 활성영역의 반도체 기판위에 절연막 103을 형성하고, 그 위에 제 1도전층막 104를 형성한 후 사진식각공정을 이용하여 주변부 영역은 포토레지스트 P.R(도시되지 않음)로 가리고 메모리 셀부분만 개방하여 제 1도전층막 104를 패턴닝하여 플로팅게이트를 한정한다. 이때, 플로팅게이트는 활성영역과 양옆의 인접한 필드 산화막의 가장자리의 소정의 영역을 덮는다. 이때, 상기 PR이 제거된 도 5c는 반도체 기판과 필드산화막 105과 메모리 셀로부터 연장된 제 1도전층막 104가 형성된다. 제 1도전층막 104는 선택적 식각되어 제1도전층막과는 다른 독립된 형태의 제 1도전층막 패턴 또는 저항패턴 104a로 형성된다. 즉, 저항패턴 104a이외의 주변부를 한정하는 모든 영역을 개방하여 제 1도전층막 104를 제거하면서 저항패턴도 함께 형성한다.

여기서, 상기 절연막 103은 산화막과 질화막중 어느 하나로 형성되고 이를 터널산화막이라 하며 약 70Å∼100Å정도의 범위내에서 형성된다. 상기 제 1도전층막 104는 약1000Å∼2000Å범위내에서 인을 함유한 POCL₃을 침적시키거나 이온주입을 통해 인 또는 비소를 이온주입한 폴리실리콘막으로 형성된다. 상기 공정 진행 후 상기 결과물 전면에 또 다른 절연막으로 사용되는 산화막 106a/질화막 106b/산화막 106c의 복합막인 층간절연막(ONO)중 산화막106a과 질화막 106b을 형성한다. 여기서, 산화막 106a는 80Å의 열산화막으로 형성되고, 질화막 106b은 약 100Å∼200Å의 질화막으로 형성된다. 상기 공정 진행후 주변부의 서로 다른 문턱전압을 갖는 여러종류의 트랜지스터(선택트랜지스터)를 형성하기 위하여 사진이온주입 공정을 이용하여 불순물 이온주입을 실시하고 주변부의 트랜지스터 게이트절연막을 형성하기 전에 이물질 또는 입자등을 제거하기위한 세정능력이 탁월한 HF세정이나 기타 세정을 실시한다. 이때 주변부의 터널산화막도 제거된다.

도 6a, 6b, 6c를 참조하자면, 상기 공정 진행 후 상기 층간절연막으로 형성된 산화막 106a과 질화막 106b위에 다시 산화막 106c를 형성하여 소망하는 층간절연막 106을 완성한다. 상기 층간절연막은 산화막으로 환산하여 150Å∼200Å의 두께를 갖는 것이 바람직하다.

도 7a, 7b, 7c를 참조하자면, 도7a, 도7b의 메모리 셀부위와 도 7c의 저항패턴부위를 제외한 주변부의 P.R 108을 개방하여 다층 층간절연막 106을 제거한다.

도 8a, 8b, 8c를 참조하자면, 상기 공정 진행 후 노출된 기판 주표면에 메모리 셀 부위의 터널산화막과는 상대적으로 두꺼운 게이트절연막 110a을 성막한다. 그리고, 메모리 셀 부위와 주변부위 결과물 전면에 제 2도전층막 110과 실리사이드층막 111을 적층한다. 여기서 게이트절연막은 약 100Å∼300Å의 범위내에서 형성하고 제 2도전층막 110은 인(Phosphorous)을 다량 포함한 POCL₃을 침적시키거나 이온주입기술을 통해 불순물을 이온주입하여 도전층으로만든 약 1000Å∼2000Å정도의 폴리실리콘으로 이루어진다. 그리고 그 위에 도전율을 높이기 위해 금속-실리콘 화합물인 실리사이드 111를 약 1000∼2000Å정도의 두께로 침적한다. 따라서, 주변부의 트랜지스터 112는 하나의 단일 게이트구조를 가지게 된다. 상기 공정 진행 후 셀 메모리 셀부위의 적층 게이트구조와 상기 단일 게이트의 트랜지스터를 한정하기 위하여 통상의 자기정합 식각법으로 여러막질을 차례로 식각한다. 즉, 적층된 제 2도전막층과 층간절연막 그리고 제 1도전막층을 차례로 식각하고 제 2도전막층 110으로 이루어진 주변부의 일반적인 MOS 트랜지스터 게이트 형성을 위해 또 하나의 사진식각 기술을 이용하여 주변부의 트랜지스터 게이트를 형성 하거나 반대로 상기 공정과 동일하게 사진식각 공정으로 주변부의 트랜지스터 게이트를 먼저 형성한 후 또 하나의 사진식각공정으로 메모리 셀의 적층게이트를 상기와 같은 자기 정합식각법으로 도면과 같이 형성한다. 이후 메모리 셀 트랜지스터와 주변부 트랜지스터는 소오스-드레인 형성을 위하여 사진식각 공정과 이온주입 공정을 실시하여 최종의 단위 메모리 셀과 주변부의 트랜지스터를 완성한다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않은 한도내에서 여러가지 변형이 가능함은 물론이다. 본 발명의 범위는 설명된 실시예에 국한되어 정하여져서는 않되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상기한 바와 같은 본 발명에 따른 제조수순에 따르면, 주변부의 게이트절연막 열화를 방지할 수 있으며 주변부의 저항패턴 하부 필드절연막의 사진식각공정시 발생하는 언더컷드현상을 방지하여 프로그램등과 같은 동작특성을 향상시킬 수 있으며 그 신뢰성도 보장할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 불휘발성 반도체 메모리 장치의 제조 방법에 있어서,

   반도체 기판의 소정영역에 소자분리를 위하여 필드절연막을 형성하는 과정과,

   상기 필드절연막 하부의 반도체 기판 표면에 상기 반도체 기판보다 더욱 높은 정도로 도핑된 필드이온주입영역을 형성하는 과정과,

   상기 필드절연막 사이의 상기 반도체 기판 표면에 제 1절연막을 형성하는 과정과,

   상기 제1절연막이 형성된 기판전면에 제 1도전층막을 형성하는 과정과,

   상기 공정 진행 후 사진식각 공정을 이용하여 메모리 셀 영역은 활성영역과 양옆의 인접한 필드절연막의 가장자리의 소정의 영역을 덮고 이웃한 상기 제 2도전막층과는 독립된 형태의 제 1도전막층 패턴을 형성하고 주변부 영역은 상기 제 1도전층막으로서의 저항패턴을 형성하고, 그 저항패턴 이외의 모든 영역을 개방하여 상기 제 1도전층막을 제거하면서 상기 저항패턴도 함께 형성하는 과정과,

   상기 결과물 전면에 산화막/질화막/산화막의 복합막중 상기 산화막과 질화막을 적층하는 과정과,

   상기 주변부의 서로다른 문턱전압을 갖는 여러종류의 트랜지스터를 형성하기 위하여 사진식각 및 이온주입 과정과,

   이물질 또는 입자등을 제거하기 위한 세정을 실시하는 과정과,

   상기 질화막위에 산화막을 형성하여 복합층간절연막을 형성하는 과정과,

   상기 주변부 영역만을 개방하여 상기 층간절연막을 제거하는 과정과,

   상기 주변부 트랜지스터 게이트절연막을 형성하고, 결과물 전면에 제 2도전층막을 형성하는 과정과,

   셀프얼라인 및 사진식각공정으로 상기 주변부의 트랜지스터 게이트와 상기 메모리부의 적층게이트를 한정하는 과정을 포함하는 것을 특징으로하는 불휘발성 반도체 메모리 장치의 제조방법.
2. 제 1항에 있어서; 상기 저항패턴은 상기 주변부의 기준전압발생제어회로에서 동작전압의 초기레벨을 결정하는 도전막임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
3. 제 1항에 있어서; 상기 제 1도전막층패턴은 주입된 전자를 보유하기 위한 플로팅게이트임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.