KR19980068787A - 강유전체 메모리 장치의 배선 형성 방법 - Google Patents
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Abstract
강유전체 메모리 장치의 배선 형성 방법에 관하여 개시한다. 본 발명은 셀 어레이 영역 및 주변 회로 영역에 MOS 트랜지스터가 형성된 반도체 기판상에 평탄화된 층간 절연막을 형성하고, 상기 결과물상에서 셀 어레이 영역에 하부 전극, 강유전체막, 상부 전극이 차례로 적층된 커패시터를 형성하고, 상기 결과물 전면에 상기 커패시터를 덮는 층간 절연막을 형성하고, 셀 어레이 영역 및 주변 회로 영역에서 상기 반도체 기판의 활성 영역 및 상기 하부 전극의 일부를 각각 노출시키는 콘택홀들을 동시에 형성하고, 상기 각 콘택홀 내부를 매립하는 제1 금속층을 그 가장 상부에 비산화성 도전막을 포함하도록 형성하고, 상기 제1 금속층을 패터닝하여 제1 배선층을 형성하고, 상기 결과물 전면에 금속층간 절연막을 형성하고, 셀 어레이 영역에서 상기 상부 전극을 노출시키는 비아 콘택홀과, 주변 회로 영역에서 상기 제1 배선층을 일부 노출시키는 콘택홀을 동시에 형성하고, 상기 결과물 전면에 상기 각 콘택홀을 매립하는 제2 금속층을 형성하고, 상기 제2 금속층을 패터닝하여 셀 어레이 영역에서는 플레이트 라인을 구성하고 주변 회로 영역에서는 상기 제1 배선층과 연결되는 배선층을 구성하는 제2 배선층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 강유전체 메모리 장치의 배선 형성 방법에 관한 것이다.
최근 박막 형성 기술의 진보에 의하여 강유전체막을 사용하는 불휘발성 메모리 장치에 대한 연구가 활발해지고 있다. 강유전체 메모리 장치는 강유전체막의 분극 현상(Polarization Phenomenon)을 이용하는 것으로서, EPROM 또는 EEPROM에 비하여 읽기(read)/쓰기(write) 동작이 빠른 장점을 가지고 있다.
또한, DRAM에 사용되는 셀 커패시터의 유전막으로 강유전체막을 사용하면, 리프레쉬 동작이 요구되지 않으므로 DRAM의 전력 소모 및 동작 속도를 향상시킬 수 있다. 이러한 강유전체 메모리 장치는 RAM과 같이 단일 전원 전압(single power supply voltage)으로 읽기 동작 및 쓰기 동작을 수행할 수 있으므로, 강유전체 RAM(ferroelectric RAM; FRAM)이라 불리운다.
한편, FRAM은 단위 셀(unit cell)의 구성 요소에 따라 두 가지로 분류할 수 있다. 그 하나는 단위 셀이 강유전체막을 게이트 절연막으로 사용하는 하나의 트랜지스터로 구성된 것이고, 다른 하나는 단위 셀이 하나의 억세스 트랜지스터 및 강유전체막을 유전막으로 사용하는 하나의 셀 커패시터로 구성된 것이다. 여기서, 전자의(the former) FRAM은 채널 영역인 반도체 기판과 게이트 절연막인 강유전체막 사이의 계면에 반도체 기판과 산소 원자가 반응하여 성장된 실리콘산화막이 형성되기 쉬운 문제점과, 반도체 기판 및 강유전체막 사이의 격자상수(lattice constant) 차이 또는 열팽창계수 차이에 의하여 우수한 막질의 강유전체막(high-quality ferroelectric film)을 형성하기 어려운 문제점이 있다. 따라서, 최근에 후자의 FRAM, 즉 DRAM 셀 구조와 동일한 구조를 가지면서 셀 커패시터의 유전막으로 강유전체막을 사용하는 FRAM에 대한 연구가 활발해지고 있다.
현재까지는 고집적화된 FRAM 제품은 개발되지 않았으나, 향후 고집적 FRAM을 개발하는 경우에는 다층의 배선이 필요하게 된다. 이를 위하여는 배선 즉 금속 라인 사이의 저항을 낮출 필요가 있다.
현재까지는, 알루미늄(Al)을 이용한 배선 구조를 형성할 때, 비아 콘택 저항을 낮추기 위하여 RF 스퍼터링 방식을 이용한다. 즉, 트랜지스터 및 커패시터가 형성된 반도체 기판상에 알루미늄을 이용하여 제1 배선층을 형성한 후, 그 위에 제2 배선층을 형성하기 전에 비아 콘택 저항을 낮추기 위하여 RF 스퍼터링 공정을 거친다. 그 결과, 플라즈마 손상에 의하여 강유전체막을 유전막으로 사용하는 셀 커패시터의 히스테리시스(hysterisis) 특성이 열화된다.
따라서, 본 발명의 목적은 셀 커패시터의 히스테리시스 특성의 열화를 방지할 수 있는 강유전체 메모리 장치의 배선 형성 방법을 제공하는 것이다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 순차적으로 도시한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은, 셀 어레이 영역 및 주변 회로 영역에 MOS 트랜지스터가 형성된 반도체 기판상에 평탄화된 층간 절연막을 형성하고, 상기 결과물상에서 셀 어레이 영역에 하부 전극, 강유전체막, 상부 전극이 차례로 적층된 커패시터를 형성하고, 상기 결과물 전면에 상기 커패시터를 덮는 층간 절연막을 형성하고, 셀 어레이 영역 및 주변 회로 영역에서 상기 반도체 기판의 활성 영역 및 상기 하부 전극의 일부를 각각 노출시키는 콘택홀들을 동시에 형성하고, 상기 각 콘택홀 내부를 매립하는 제1 금속층을 그 가장 상부에 비산화성 도전막을 포함하도록 형성하고, 상기 제1 금속층을 패터닝하여 제1 배선층을 형성하고, 상기 결과물 전면에 금속층간 절연막을 형성하고, 셀 어레이 영역에서 상기 상부 전극을 노출시키는 비아 콘택홀과, 주변 회로 영역에서 상기 제1 배선층을 일부 노출시키는 콘택홀을 동시에 형성하고, 상기 결과물 전면에 상기 각 콘택홀을 매립하는 제2 금속층을 형성하고, 상기 제2 금속층을 패터닝하여 셀 어레이 영역에서는 플레이트 라인을 구성하고 주변 회로 영역에서는 상기 제1 배선층과 연결되는 배선층을 구성하는 제2 배선층을 형성하는 단계를 포함한다.
상기 각 층간 절연막은 산화막으로 형성하고, 상기 비산화성 도전막은 Pt층으로 이루어진다. 또한, 상기 제1 금속층은 Al/TiN/Pt 또는 Ti/TiN/Al/TiN/Pt의 구조로 형성된다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 순차적으로 도시한 단면도들이다.
도 1을 참조하면, CMOS 트윈 웰 구조를 가진 반도체 기판(10)상에 필드 산화막(12)을 형성함으로써 메모리 셀을 형성하기 위한 활성 영역을 정의한다. 그 후, 상기 반도체 기판(10)의 활성 영역에 게이트 산화막(14)을 개재하여 게이트 전극(16)을 형성한 후, 이온 주입 공정을 이용하여 MOS 트랜지스터를 형성하고, 상기 결과물 전면을 덮는 제1 층간 절연막(20)을 형성한다. 그리고, 상기 제1 층간 절연막(20)위에 평탄화된 제2 층간 절연막(22)을 형성한다.
도 2를 참조하면, 상기 결과물상에 제1 도전층, 강유전체막 및 제2 도전층을 순차적으로 형성한 후, 이들을 상부로부터 차례로 패터닝하여 상기 반도체 기판(10)의 셀 어레이 영역에 상부 전극(36), 강유전체막(34) 및 하부 전극(32)을 형성한다. 그 후, 상기 결과물 전면에 예를 들면 산화막으로 이루어지는 제3 층간 절연막(40)을 형성한다.
도 3을 참조하면, 셀 어레이 영역 및 주변 회로 영역에 걸쳐서 동시에 건식 식각 공정을 이용하여 상기 반도체 기판(10)의 활성 영역 및 상기 하부 전극(32)의 일부를 각각 노출시키는 콘택홀들을 형성한다. 그 후, 소정의 금속 물질들을 순차로 증착하여 상기 각 콘택홀 내부를 매립하는 제1 금속층을 형성한다. 이 때, 상기 제1 금속층을 구성하는 금속 물질중 가장 상부에는 산화성이 적고, 건식 식각시에 산화막과의 식각 선택비가 높은 도전 물질, 예를 들면 Pt를 사용하여 비산화성 도전막을 형성한다. 상기 제1 금속층은 Al/TiN/Pt의 구조 또는 장벽 금속층/Al/TiN/Pt 구조로 형성될 수 있다. 여기서, 상기 제1 금속층의 구조에 TiN층을 사용하는 이유는 Pt층과 Al층 사이에 발생하는 반응을 억제시키기 위함이다. 상기 장벽 금속층으로서 Ti/TiN 구조를 채용할 수 있다.
그 후, 셀 어레이 영역 및 주변 회로 영역에서 상기 제1 금속층을 동시에 패터닝하여 셀 어레이 영역 및 주변 회로 영역에서 상층에 비산화성 도전막(42A)을 갖춘 제1 배선층(42)을 형성한다.
도 4를 참조하면, 상기 결과물 전면에 예를 들면 산화막으로 이루어지는 금속층간 절연막(50)을 형성한 후, 상기 비산화성 도전막(42A)과 각 층간 절연막들을 구성하는 산화막과의 높은 식각 선택비를 이용하여 셀 어레이 영역에서 상기 상부 전극(36)을 일부 노출시키는 비아 콘택홀과, 주변 회로 영역에서 상기 제1 배선층(42)을 일부 노출시키는 콘택홀을 동시에 형성한다. 그 후, 결과물 전면에 상기 각 콘택홀을 매립하는 제2 금속층을 형성하고 이를 패터닝하여 셀 어레이 영역에서는 플레이트 라인을 구성하고 주변 회로 영역에서는 상기 제1 배선층과 연결되는 배선층을 구성하는 제2 배선층(52)을 형성하여 강유전체 메모리 소자를 완성한다.
상기한 바와 같은 본 발명의 바람직한 실시예에 따르면, 제1 배선층을 구성하는 금속층중에서 가장 상층을 비산화성 도전막으로 형성하고, 비산화성 도전막과 산화막과의 높은 식각 선택비를 이용하여 셀 어레이 영역에서 커패시터의 상부 전극을 일부 노출시키는 비아 콘택홀과, 주변 회로 영역에서 제1 배선층을 일부 노출시키는 콘택홀을 동시에 형성한다. 따라서, RF 스퍼터링 공정 없이 제2 배선층을 형성할 수 있다.
Claims (4)
- 셀 어레이 영역 및 주변 회로 영역에 MOS 트랜지스터가 형성된 반도체 기판상에 평탄화된 층간 절연막을 형성하는 단계와,상기 결과물상에서 셀 어레이 영역에 하부 전극, 강유전체막, 상부 전극이 차례로 적층된 커패시터를 형성하는 단계와,상기 결과물 전면에 상기 커패시터를 덮는 층간 절연막을 형성하는 단계와,셀 어레이 영역 및 주변 회로 영역에서 상기 반도체 기판의 활성 영역 및 상기 하부 전극의 일부를 각각 노출시키는 콘택홀들을 동시에 형성하는 단계와,상기 각 콘택홀 내부를 매립하는 제1 금속층을 그 가장 상부에 비산화성 도전막을 포함하도록 형성하는 단계와,상기 제1 금속층을 패터닝하여 제1 배선층을 형성하는 단계와,상기 결과물 전면에 금속층간 절연막을 형성하는 단계와,셀 어레이 영역에서 상기 상부 전극을 노출시키는 비아 콘택홀과, 주변 회로 영역에서 상기 제1 배선층을 일부 노출시키는 콘택홀을 동시에 형성하는 단계와,상기 결과물 전면에 상기 각 콘택홀을 매립하는 제2 금속층을 형성하는 단계와,상기 제2 금속층을 패터닝하여 셀 어레이 영역에서는 플레이트 라인을 구성하고 주변 회로 영역에서는 상기 제1 배선층과 연결되는 배선층을 구성하는 제2 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 배선 형성 방법.
- 제1항에 있어서, 상기 각 층간 절연막은 산화막으로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 배선 형성 방법.
- 제1항에 있어서, 상기 비산화성 도전막은 Pt층으로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치의 배선 형성 방법.
- 제1항에 있어서, 상기 제1 금속층은 Al/TiN/Pt 또는 Ti/TiN/Al/TiN/Pt의 구조로 형성된 것을 특징으로 하는 강유전체 메모리 장치의 배선 형성 방법.
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