KR19980068706A - 반도체 장치의 레이아웃 - Google Patents
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Abstract
본 발명은 ASIC 제품의 코너 셀 상에 정전기 보호 회로를 형성하여 반도체 장치의 배선 효율을 최대화할 수 있는 반도체 장치의 레이아웃에 관한 것으로, 제 1 방향의 길이가 그 자신과 수직을 이루는 제 2 방향의 길이 보다 상대적으로 긴 장방형의 반도체 장치와, 상기 반도체 장치의 네 모서리에는 소자가 형성되지 않으며, 그리고 상기 반도체 장치의 제 1 방향으로 다수 개의 제 1 전원 패드 및 상기 제 1 전원 패드와 서로 다른 전압 레벨이 인가되는 다수 개의 제 2 전원 패드가 형성되어 상기 반도체 장치의 내부 회로가 전기적으로 상호 접속되고, 상기 제 1 및 제 2 전원 패드들과 내부 회로와의 사이에는 상기 제 1 및 제 2 전원 패드로부터 유기되는 정전기로부터 상기 내부 회로를 보호하기 위한 정전기 보호 회로가 전기적으로 접속된 구조를 갖는 반도체 장치의 레이아웃에 있어서, 상기 반도체 장치의 동일한 전압 레벨을 갖는 전원 패드들 사이의 정전기 보호 회로는, 상기 반도체 장치의 네 모서리 소자가 형성되지 않은 코너 셀 상에 형성된다. 이와 같은 장치에 의해서, ASIC 제품과 같은 반도체 장치의 배선 효율을 최대화할 수 있고, 아울러 정전기로부터 내부 회로를 보호하기 위한 정전기 보호 효율을 극대화할 수 있다.
Description
본 발명은 반도체 장치의 정전기 보호 회로에 관한 것으로, 좀 더 구체적으로는, ASIC(Application Specific Integrated Circuit)제품의 코너 셀(corner cell)상에 정전기 보호 회로를 형성하여 반도체 장치의 배선 효율을 최대화하는 반도체 장치의 레이아웃에 관한 것이다.
고객이나 사용자가 요구하는 특정한 기능을 갖도록 설계, 제작된 ASIC 라이브러리(library)를 적용한 제품들은 ESD(Electrostatic Discharge)규격을 만족해야 한다.
그러나, 대부분의 IC에 있어서, 정전기 보호의 역할은 일반적으로 입출력 버퍼(input output buffer)에서 수행하고 있고, 노멀(normal) I/O 버퍼에는 자체 셀에 정전기 보호 회로가 내장이 되어 있다.
즉, 신호선(signal line)과 전원 전압(VDD), 신호선과 접지 전압(VSS), 그리고 전원 전압(VDD) 및 접지 전압(VSS)과 관련된 전원 패드와의 사이에 각각 다이오드가 내장되어 정전기로부터 내부 회로를 보호해 준다.
도 1에는 일반적인 정전기 보호 회로의 구성이 개략적으로 도시되어 있다.
도 1에서 참조 번호 10은 전원 전압 패드를 나타내고, 12는 접지 전압 패드, 14는 반도체 장치의 내부 회로, 그리고, 16 및 18은 상기 전원 전압 패드(10) 및 접지 전압 패드(12)에서 유기되는 정전기로부터 상기 내부 회로(14)를 보호하기 위한 다이오드들을 나타낸다.
이와 같은 정전기 보호 회로는 통상의 반도체 칩은 물론 ASIC 제품에서도 일반적으로 사용되고 있다.
하지만, ASIC 제품의 경우에는 칩 내부(I/O 부분을 제외한 부분)에 전원을 공급하는 전원 전압(vddi) 및 접지 전압(vssi), I/O 버퍼의 프리-드라이버단에 전원을 공급하는 전원 전압(vddp) 및 접지 전압(vssp), 그리고 I/O 버퍼 출력 드라이버단에 전원을 공급하는 전원 전압(vddo) 및 접지 전압(vsso)과 같이 전원 전압 및 접지 전압의 패드가 분리된다.
이와 같이 전원을 분리해서 공급을 하게 되면 노멀 I/O 버퍼에서 정전기를 측정하는 것과 같은 방법으로 분리된 전원 패드(power ground pad)간에도 정전기를 측정해야 한다. 예를 들면 vddi 와 vddp, vddi 와 vddo, vddp 와 vddo에 대해서 각각의 정전기를 측정해야 한다.
만약, vddi, vddp, vddo를 단일 전원으로 묶어서 측정을 한다면 원하는 정전기 수준을 만족시킬 수 있다. 그러나, 동일 전원 전압 또는 접지 전압을 분리해서 정전기 측정을 하면 동일 전원 전압 또는 접지 전압간의 정전기 보호 회로가 없기 때문에 원하는 정전기 수준을 만족할 수 없다. 따라서, 각각의 전원 전압 또는 접지 전압 패드의 사이에 정전기 보호 회로를 적용해야만 한다.
그러나, ASIC 제품과 같은 반도체 칩에서 전원 전압 또는 접지 전압 패드의 동일한 전원간에 정전기 보호 회로를 적용하는 데는 반도체 칩이 제한된 레이아웃을 갖고 있기 때문에 많은 문제점이 유발된다.
상술한 문제점을 해결하기 위해 제안된 본 발명은, ASIC 제품의 코너 셀 상에 정전기 보호 회로를 형성하여 반도체 장치의 배선 효율을 최대화할 수 있는 반도체 장치의 레이아웃을 제공하는 데 그 목적이 있다.
도 1은 일반적인 정전기 보호 회로의 구성을 보이는 회로도;
도 2는 본 발명의 실시예에 따른 반도체 장치의 레이아웃을 보이는 도면.
* 도면의 주요 부분에 대한 부호 설명
10 : 전원 전압 패드 12 : 접지 전압 패드
14 : 내부 회로 22 : 코너 셀 영역
(구성)
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 장치의 레이아웃은, 제 1 방향의 길이가 그 자신과 수직을 이루는 제 2 방향의 길이 보다 상대적으로 긴 장방형의 반도체 장치와, 상기 반도체 장치의 네 모서리 영역에는 소자가 형성되지 않으며, 그리고 상기 반도체 장치의 제 1 방향으로 다수 개의 제 1 전원 패드 및 상기 제 1 전원 패드와 서로 다른 전압 레벨이 인가되는 다수 개의 제 2 전원 패드가 형성되어 상기 반도체 장치의 내부 회로가 전기적으로 상호 접속되고, 상기 제 1 및 제 2 전원 패드들과 내부 회로와의 사이에는 상기 제 1 및 제 2 전원 패드로부터 유기되는 정전기로부터 상기 내부 회로를 보호하기 위한 정전기 보호 회로가 전기적으로 접속된 구조를 갖는 반도체 장치의 레이아웃에 있어서, 상기 반도체 장치의 동일한 전압 레벨을 갖는 전원 패드들 사이의 정전기 보호 회로는, 상기 반도체 장치의 네 모서리 영역의 소자가 형성되지 않는 코너 셀 상에 형성된다.
이 특징의 바람직한 실시예에 있어서, 상기 반도체 장치는 ASIC 반도체 장치이다.
(작용)
이와 같은 회로에 의해서, ASIC 제품과 같은 반도체 장치의 배선 효율을 최대화할 수 있고, 아울러 정전기로부터 내부 회로를 보호하기 위한 정전기 보호 효율을 극대화할 수 있다.
(실시예)
이하, 본 발명의 실시예를 첨부 도면 도 1에 의거해서 상세히 설명한다.
도 2에는 본 발명의 실시예에 따른 정전기 보호 회로의 구성이 개략적으로 도시되어 있다.
도 2에서, 참조 번호 10은 전원 전압 패드를 나타내고, 12는 접지 전압 패드를 나타내고, 14는 반도체 장치의 내부 회로를 나타내고, 20은 반도체 장치, 특히 ASIC 라이브러리가 적용된 반도체 장치를 나타내고, 22는 반도체 장치(20)의 코너 셀(corner cell)을 나타낸다.
이와 같은 반도체 장치에 의하면, 전원선(power line)으로 사용하지 않는 코너 셀(22) 부분에 정전기 보호 회로를 형성한다.
예를 들면, 전원 전압(vddi, vddp, vddo) 및 접지 전압(vssi, vssp, vsso)와의 사이에 정전기 보호 회로를 자체적으로 갖도록 형성하고, 두 개의 코너 셀을 이용하여 동일 전압 레벨을 갖는 전원 전압들(vddi 와 vddp, vddp 와 vddo, vddi 와 vddo) 사이에 정전기 보호 회로를 형성한다.
또한, 다른 두 개의 코너 셀을 이용하여 동일 전압 레벨을 갖는 접지 전압들(vssi 와 vssp, vssp 와 vsso, vssi 와 vsso) 사이에도 정전기 보호 회로를 형성한다.
상술한 바와 같은 정전기 보호 회로에 의해서, ASIC 제품과 같은 반도체 장치의 배선 효율을 최대화할 수 있고, 아울러 정전기로부터 내부 회로를 보호하기 위한 정전기 보호 효율을 극대화할 수 있다.
Claims (2)
- 제 1 방향의 길이가 그 자신과 수직을 이루는 제 2 방향의 길이 보다 상대적으로 긴 장방형의 반도체 장치와, 상기 반도체 장치의 네 모서리 영역에는 소자가 형성되지 않으며, 그리고 상기 반도체 장치의 제 1 방향으로 다수 개의 제 1 전원 패드 및 상기 제 1 전원 패드와 서로 다른 전압 레벨이 인가되는 다수 개의 제 2 전원 패드가 형성되어 상기 반도체 장치의 내부 회로가 전기적으로 상호 접속되고, 상기 제 1 및 제 2 전원 패드들과 내부 회로와의 사이에는 상기 제 1 및 제 2 전원 패드로부터 유기되는 정전기로부터 상기 내부 회로를 보호하기 위한 정전기 보호 회로가 전기적으로 접속된 구조를 갖는 반도체 장치의 레이아웃에 있어서,상기 반도체 장치의 동일한 전압 레벨을 갖는 전원 패드들 사이의 정전기 보호 회로는, 상기 반도체 장치의 네 모서리 영역의 소자가 형성되지 않는 코너 셀 상에 형성되는 것을 특징으로 하는 반도체 장치의 레이아웃.
- 제 1 항에 있어서,상기 반도체 장치는,ASIC 반도체 장치인 것을 특징으로 하는 반도체 장치의 레이아웃,
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970005462A KR19980068706A (ko) | 1997-02-22 | 1997-02-22 | 반도체 장치의 레이아웃 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970005462A KR19980068706A (ko) | 1997-02-22 | 1997-02-22 | 반도체 장치의 레이아웃 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980068706A true KR19980068706A (ko) | 1998-10-26 |
Family
ID=65984472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970005462A KR19980068706A (ko) | 1997-02-22 | 1997-02-22 | 반도체 장치의 레이아웃 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980068706A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537397B1 (ko) * | 2001-11-07 | 2005-12-19 | 가부시끼가이샤 도시바 | 반도체 장치, 전자 카드 및 패드 재배치 기판 |
-
1997
- 1997-02-22 KR KR1019970005462A patent/KR19980068706A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100537397B1 (ko) * | 2001-11-07 | 2005-12-19 | 가부시끼가이샤 도시바 | 반도체 장치, 전자 카드 및 패드 재배치 기판 |
| US7095102B2 (en) | 2001-11-07 | 2006-08-22 | Kabushiki Kaisha Toshiba | Pad rearrangement substrate |
| US7253509B2 (en) | 2001-11-07 | 2007-08-07 | Kabushiki Kaisha Toshiba | Semiconductor device, electronic card and pad rearrangement substrate |
| US7268424B2 (en) | 2001-11-07 | 2007-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device, electronic card and pad rearrangement substrate |
| US7719106B2 (en) | 2001-11-07 | 2010-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device, electronic card and pad rearrangement substrate |
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