KR19980068059A

KR19980068059A - How to Form Contact Plug Patterns

Info

Publication number: KR19980068059A
Application number: KR1019970004491A
Authority: KR
Inventors: 신홍재; 이해정; 김성진; 박희숙
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-02-14
Filing date: 1997-02-14
Publication date: 1998-10-15

Abstract

콘택 플러그 패턴 형성방법이 개시되어 있다. 이 방법은 메인 칩 영역 및 스크라이브 레인 영역으로 구성된 반도체기판에 콘택 플러그 패턴을 형성하는 방법에 있어서, 상기 메인 칩 영역 상에 하부배선을 형성하는 단계와, 상기 하부배선이 형성된 결과물 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막을 패터닝함으로써, 상기 메인 칩 영역에 상기 하부배선의 소정영역을 노출시키는 콘택홀 및 상기 스크라이브 레인 영역에 상기 콘택홀의 폭보다 넓은 폭의 요부를 갖는 정렬관련된 키 패턴을 형성하는 단계와, 상기 결과물 전면에 상기 콘택홀을 채우는 데 필요한 최소한의 두께로 포토레지스트막을 형성하는 단계와, 상기 스크라이브 레인 영역의 포토레지스트막을 완전히 제거하면서 상기 콘택홀 내에 포토레지스트 패턴이 잔존하도록 상기 포토레지스트막을 전면식각하는 단계와, 상기 요부의 측벽에 스페이서를 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 콘택홀을 채우는 플러그 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.A method for forming a contact plug pattern is disclosed. In the method of forming a contact plug pattern on a semiconductor substrate including a main chip region and a scribe lane region, forming a lower wiring on the main chip region, and forming an interlayer insulating layer on the entire surface of the resultant product on which the lower wiring is formed. And forming a contact hole for exposing a predetermined region of the lower wiring in the main chip region and an alignment-related key pattern having a recessed portion having a width wider than that of the contact hole in the scribe lane region by patterning the interlayer insulating layer. Forming a photoresist film to a minimum thickness necessary to fill the contact hole on the entire surface of the resultant, and completely removing the photoresist film in the scribe lane region so that the photoresist pattern remains in the contact hole. Etching the entire photoresist film; Forming a spacer on a side wall of the recess, and removing the photoresist pattern, it characterized in that it comprises a step of forming a plug for filling the contact hole pattern.

Description

Formation method of contact plug pattern

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 콘택영역을 채우는 플러그 패턴을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a plug pattern filling a contact region.

반도체소자의 집적도가 증가함에따라 서로 다른 도전막을 연결시키기 위한 콘택홀의 종횡비가 증가하고 있다. 콘택홀의 종횡비가 증가하면, 콘택홀을 덮는 도전막의 단차도포성이 저하되어 콘택저항이 증가하고 상기 콘택홀을 덮는 도전막으로 이루어지는 배선의 신뢰성이 저하된다. 이에 따라, 콘택홀 내에 도전막, 예컨대 금속막으로 플러그 패턴을 형성하고 그 위에 도전막을 형성함으로써 배선의 신뢰성을 향상시키고 콘택저항이 증가되는 현상을 방지할 수 있는 콘택 플러그 패턴 형성방법이 널리 사용되고 있다.As the degree of integration of semiconductor devices increases, the aspect ratio of contact holes for connecting different conductive films increases. When the aspect ratio of the contact hole is increased, the step coverage of the conductive film covering the contact hole is decreased, the contact resistance is increased, and the reliability of the wiring made of the conductive film covering the contact hole is reduced. Accordingly, a method of forming a contact plug pattern capable of improving the reliability of the wiring and preventing the increase in contact resistance by forming a plug pattern with a conductive film such as a metal film in the contact hole and forming a conductive film thereon is widely used. .

도 1 내지 도 3은 종래의 콘택 플러그 패턴을 형성하는 방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 메인 칩(main chip) 영역 및 상기 메인 칩 영역(a)들 사이의 스크라이브 레인(scribe lane) 영역을 나타낸다.1 to 3 are cross-sectional views illustrating a method of forming a conventional contact plug pattern. In this case, portions denoted by reference numerals a and b represent a main chip region and a scribe lane region between the main chip regions a, respectively.

도 1은 층간절연막 패턴(5) 및 콘택홀(H)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1)의 메인 칩(a) 영역 상에 제1 배선(3)을 형성하고, 상기 제1 배선(3)이 형성된 결과물 전면에 층간절연막을 형성한다. 이어서, 층간절연막을 패터닝하여 상기 제1 배선(3)의 소정영역을 노출시키는 콘택홀(H)을 형성함과 동시에 층간절연막 패턴(5)을 형성한다. 이때, 도시된 바와 같이 스크라이브 레인(b) 영역 상에 정렬키 패턴 또는 오정렬 상태를 검사하기 위한 버니어 키(vernier key) 패턴이 동시에 형성된다. 이러한 버니어 키 패턴을 형성하면, 도시된 바와 같이 일반적으로 콘택홀(H)의 폭보다 넓은 폭을 갖는 요부(H')가 스크라이브 레인 영역(b)에 형성된다.1 is a cross-sectional view for explaining a step of forming an interlayer insulating film pattern 5 and a contact hole H. FIG. First, a first wiring 3 is formed on a region of the main chip a of the semiconductor substrate 1, and an interlayer insulating film is formed on the entire surface of the resultant product on which the first wiring 3 is formed. Subsequently, the interlayer insulating film is patterned to form a contact hole H exposing a predetermined region of the first wiring 3, and at the same time, the interlayer insulating film pattern 5 is formed. In this case, as illustrated, a vernier key pattern for inspecting an alignment key pattern or a misalignment state is simultaneously formed on the scribe lane b region. When the vernier key pattern is formed, recesses H 'having a width wider than that of the contact holes H are generally formed in the scribe lane region b as shown.

도 2는 금속막(7)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 콘택홀(H)이 형성된 결과물 전면에 콘택홀(H)을 완전히 채우는 금속막(7), 예컨대 텅스텐막을 형성한다. 이때, 금속막(7)은 버니어 키 패턴에 의한 요부(H')를 완전히 채우지 못한다.2 is a cross-sectional view for explaining a step of forming the metal film 7. Specifically, the metal film 7, for example, a tungsten film, which completely fills the contact hole H is formed on the entire surface of the resultant in which the contact hole H is formed. At this time, the metal film 7 does not completely fill in the recessed portion H 'by the vernier key pattern.

도 3은 콘택 플러그 패턴(7a)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 층간절연막 패턴(5)의 표면이 노출될 때까지 금속막(7)을 전면 식각하여 콘택홀(H) 내에 콘택 플러그 패턴(7a)을 형성한다. 이때, 스크라이브 레인 영역(b)의 요부(H')의 측벽에 금속 잔여물(7b)이 잔존한다. 이러한 금속 잔여물(7b)은 후속공정시 파티클을 유발시키는 요인으로 작용한다.3 is a cross-sectional view for explaining a step of forming the contact plug pattern 7a. In detail, a contact plug pattern 7a is formed in the contact hole H by etching the entire surface of the metal layer 7 until the surface of the interlayer insulating layer pattern 5 is exposed. At this time, the metal residue 7b remains on the sidewall of the recess H 'of the scribe lane region b. This metal residue 7b acts as a factor inducing particles in a subsequent process.

한편, 상기 금속 잔여물(7b)을 제거하기 위하여 금속막(7)을 과도식각하면, 콘택홀(H)을 충분히 채우는 콘택 플러그 패턴(7a)이 형성되지 않는다.On the other hand, when the metal film 7 is excessively etched to remove the metal residue 7b, the contact plug pattern 7a that sufficiently fills the contact hole H is not formed.

상술한 종래의 콘택 플러그 패턴(7a)을 형성하는 방법에 의하면, 스크라이브 레인 영역의 요부에 금속 잔여물이 존재하는 현상을 피할 수 없다. 따라서, 후속공정시 금속 잔여물에 의한 파티클이 유발되어 반도체소자의 수율을 저하시키는 문제점이 있다.According to the method of forming the conventional contact plug pattern 7a described above, the phenomenon in which the metal residue is present in the main portion of the scribe lane region cannot be avoided. Therefore, there is a problem in that the particle by the metal residue is caused in the subsequent process to reduce the yield of the semiconductor device.

본 발명이 이루고자 하는 기술적 과제는 스크라이브 레인 영역에 금속잔여물이 발생하는 현상을 방지할 수 있는 콘택 플러그 패턴을 형성하는 방법을 제공하는 데 있다.An object of the present invention is to provide a method for forming a contact plug pattern that can prevent the phenomenon of metal residues in the scribe lane region.

도 1 내지 도 3은 종래의 콘택 플러그 패턴 형성방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional method for forming a contact plug pattern.

도 4 내지 도 8은 본 발명의 콘택 플러그 패턴 형성방법을 설명하기 위한 단면도들이다.4 to 8 are cross-sectional views illustrating a method for forming a contact plug pattern according to the present invention.

상기 기술적 과제를 이루기 위하여 본 발명은 메인 칩 영역 및 스크라이브 레인 영역으로 구성된 반도체기판에 콘택 플러그 패턴을 형성하는 방법에 있어서, 상기 메인 칩 영역 상에 하부배선을 형성하는 단계와, 상기 하부배선이 형성된 결과물 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막을 패터닝함으로써, 상기 메인 칩 영역에 상기 하부배선의 소정영역을 노출시키는 콘택홀 및 상기 스크라이브 레인 영역에 상기 콘택홀의 폭보다 넓은 폭의 요부를 갖는 정렬관련된 키 패턴을 형성하는 단계와, 상기 결과물 전면에 상기 콘택홀을 채우는 데 필요한 최소한의 두께로 포토레지스트막을 형성하는 단계와, 상기 스크라이브 레인 영역의 포토레지스트막을 완전히 제거하면서 상기 콘택홀 내에 포토레지스트 패턴이 잔존하도록 상기 포토레지스트막을 전면식각하는 단계와, 상기 요부의 측벽에 스페이서를 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 콘택홀을 채우는 플러그 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact plug pattern on a semiconductor substrate including a main chip region and a scribe lane region, forming a lower wiring on the main chip region, and forming the lower wiring. Forming an interlayer insulating film on the entire surface of the resultant, patterning the interlayer insulating film, and forming a recess having a width wider than that of the contact hole in the contact hole and the scribe lane area exposing a predetermined region of the lower wiring in the main chip region. Forming an alignment-related key pattern having a photoresist; forming a photoresist film with a minimum thickness necessary to fill the contact hole over the entire surface of the resultant; and completely removing the photoresist film in the scribe lane region. The photoresist so that a resist pattern remains Forming a spacer on the sidewalls of the recess, removing the photoresist pattern, and forming a plug pattern filling the contact hole.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 메인 칩 영역 및 스크라이브 레인 영역을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In this case, portions indicated by reference numerals a and b represent a main chip region and a scribe lane region, respectively.

도 4는 콘택홀(H)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(11)의 메인 칩 영역(a) 상에 하부배선(13)을 형성한다. 다음에, 상기 결과물 전면에 층간절연막을 형성하고, 층간절연막을 패터닝하여 상기 하부배선(13)의 소정영역을 노출시키는 콘택홀(H)을 구비하는 층간절연막 패턴(15)을 형성한다. 이때, 스크라이브 레인 영역(b)에 사진공정의 정렬결과를 검사하기 위한 버니어 키 또는 후속 사진공정시 마스크와 반도체기판을 정렬시키기 위한 정렬키 등이 형성되며, 이러한 사진공정의 정렬과 관련된 키 패턴은 층간절연막의 소정영역이 식각된 요부(H')에 의해 형성된다. 요부(H')의 폭은 일반적으로 콘택홀(H)의 폭보다 넓다.4 is a cross-sectional view for explaining a step of forming a contact hole H. FIG. First, the lower wiring 13 is formed on the main chip region a of the semiconductor substrate 11. Next, an interlayer insulating film is formed on the entire surface of the resultant, and the interlayer insulating film is patterned to form an interlayer insulating film pattern 15 having a contact hole H exposing a predetermined region of the lower wiring 13. In this case, a vernier key for inspecting the alignment result of the photolithography process or an alignment key for aligning the mask and the semiconductor substrate in a subsequent photolithography process is formed in the scribe lane area (b). A predetermined region of the interlayer insulating film is formed by the etched recess H '. The width of the recess H 'is generally larger than the width of the contact hole H.

도 5는 포토레지스트막(17)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 콘택홀(H)이 형성된 결과물 전면에 콘택홀(H)을 채우기에 필요한 최소한의 두께로 포토레지스트막(17)을 형성한다. 이때, 스크라이브 레인 영역(b)의 요부(H')는 그 폭이 콘택홀(H)의 폭보다 넓으므로 상기 포토레지스트막(17)에 의해 완전히 채워지지 않는다.5 is a cross-sectional view for explaining a step of forming the photoresist film 17. In detail, the photoresist layer 17 is formed to a minimum thickness necessary to fill the contact hole H on the entire surface of the resultant in which the contact hole H is formed. At this time, the recess H 'of the scribe lane region b is not completely filled by the photoresist film 17 because its width is wider than that of the contact hole H.

도 6은 포토레지스트 패턴(17a) 및 산화막(19)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 포토레지스트막(17)을 전면식각하여 상기 스크라이브 레인 영역(b)에 형성된 포토레지스트막을 완전히 제거함과 동시에 콘택홀(H) 내에 포토레지스트 패턴(17a)을 형성한다. 이때, 상기 포토레지스트막(17)을 전면식각하는 공정은 적어도 콘택홀(H)의 바닥이 노출되지 않을 정도로 포토레지스트 패턴(17a)을 형성하여야 하고, 이와 동시에 요부(H')의 포토레지스트막(17)은 완전히 제거되도록 과도식각하여야 한다. 다음에, 상기 결과물 전면에 산화막(19), 예컨대 200℃ 이하의 저온 및 플라즈마 분위기에서 산화막을 형성한다.6 is a cross-sectional view for explaining a step of forming the photoresist pattern 17a and the oxide film 19. In detail, the photoresist layer 17 may be etched entirely to completely remove the photoresist layer formed in the scribe lane region b, and the photoresist pattern 17a may be formed in the contact hole H. At this time, in the process of etching the entire surface of the photoresist film 17, the photoresist pattern 17a should be formed at least so that the bottom of the contact hole H is not exposed, and at the same time, the photoresist film of the recessed portion H 'is formed. (17) should be overetched to remove it completely. Next, an oxide film 19 is formed on the entire surface of the resultant, for example, at a low temperature of 200 ° C. or lower and in a plasma atmosphere.

도 7은 요부(H')의 측벽에 스페이서(19a)를 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 산화막(19)을 이방성 식각하여 스크라이브 레인 영역(b)의 요부(H')의 측벽에 스페이서(19a)를 형성한다. 이때, 상기 포토레지스트 패턴(17a)이 노출되도록 충분한 과도식각을 실시한다. 이어서, 상기 노출된 포토레지스트 패턴(17a)을 제거하여 콘택홀(H)의 바닥, 즉 하부배선(13)의 표면을 노출시킨다.7 is a cross-sectional view for explaining a step of forming the spacer 19a on the sidewall of the recess H '. More specifically, the oxide layer 19 is anisotropically etched to form spacers 19a on sidewalls of the recessed portion H 'of the scribe lane region b. At this time, sufficient etching is performed to expose the photoresist pattern 17a. Subsequently, the exposed photoresist pattern 17a is removed to expose the bottom of the contact hole H, that is, the surface of the lower wiring 13.

도 8은 플러그 패턴(21)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 포토레지스트 패턴(17a)이 제거된 결과물 전면에 콘택홀(H)을 채우는 금속막, 예컨대 텅스텐막을 형성하고, 상기 층간절연막 패턴(15)이 노출될 때까지 금속막을 에치백하여 콘택홀(H) 내에 플러그 패턴(21)을 형성한다. 이때, 스크라이브 레인 영역(b)의 요부(H')에 형성된 스페이서(19a)에 의해 스크라이브 레인 영역(H')에 형성된 금속막은 용이하게 제거된다.8 is a cross-sectional view for explaining a step of forming the plug pattern 21. In more detail, a metal film filling the contact hole H, for example, a tungsten film, is formed on the entire surface of the resultant from which the photoresist pattern 17a is removed, and the metal film is etched until the interlayer insulating film pattern 15 is exposed. The back surface is formed to form a plug pattern 21 in the contact hole H. At this time, the metal film formed in the scribe lane region H 'is easily removed by the spacer 19a formed in the recess H' of the scribe lane region b.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.

상기한 바와 같이 본 발명의 실시예에 의하면, 콘택홀을 채우는 플러그 패턴을 형성할 때 스크라인 레인 영역의 금속막을 용이하게 제거할 수 있다. 이에 따라 스크라이브 레인 영역에 금속잔여물이 잔존하는 문제점을 해결할 수 있으므로 후속공정시 금속 잔여물에 의한 파티클이 발생하는 현상을 방지할 수 있다.As described above, according to the embodiment of the present invention, the metal film in the lane lane region may be easily removed when the plug pattern filling the contact hole is formed. Accordingly, the problem that metal residues remain in the scribe lane region can be solved, and thus a phenomenon in which particles due to metal residues occur in a subsequent process can be prevented.

Claims

In the method for forming a contact plug pattern on a semiconductor substrate consisting of a main chip region and a scribe lane region,

Forming a lower wiring on the main chip region;

Forming an interlayer insulating film on an entire surface of the resultant product in which the lower wiring is formed;

Patterning the interlayer insulating film to form an alignment-related key pattern having a contact hole exposing a predetermined region of the lower wiring in the main chip region and a recessed portion having a width wider than the width of the contact hole in the scribe lane region;

Forming a photoresist film to a minimum thickness necessary to fill the contact hole on the entire surface of the resultant material;

Etching the entire surface of the photoresist layer so that the photoresist pattern remains in the contact hole while completely removing the photoresist layer in the scribe lane region;

Forming a spacer on sidewalls of the recess;

Removing the photoresist pattern; And

And forming a plug pattern filling the contact hole.