KR19980067819A - 반도체소자의 오버레이 키 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 오버레이 키(overlay key) 형성 방법을 개시한다. 이는 웨이퍼 상에 물질층을 증착하는 제 1 단계; 상기 물질층을 다수개의 라인(line)으로 패터닝하는 제 2 단계; 상기 웨이퍼 상에 감광막을 증착하는 제 3 단계; 및 상기 감광막을 다수개의 라인(line)으로 패터닝하여 감광막 패턴을 형성하는 제 4 단계로 이루어진다. 즉, 어미자인 물질층과 아들자인 감광막 패턴을 단일 구조가 아닌 다중 라인 구조로 형성함으로써 여러 가지 공정 변화에 의해 오버레이 키(overlay key)의 중심 위치가 잘못 읽혀지는 현상을 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 여러 가지 공정 변화에 따라 영향을 받지 않는 반도체 소자의 오버레이 키(overlay key) 형성 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 미세한 패턴의 형성뿐만 아니라 노광공정에서 마스크 패턴과 반도체기판간의 정확한 겹침이 이루어질 것, 즉, 높은 겹침 정확도(registration accuracy)가 요구되고 있다.
반도체 기판상에 패턴을 형성하기 위해서는, 포토레지스트와 같은 감광성 물질을 도포한 후 유리 마스크상의 이미지를 감광성 물질위에 전사시켜 노광시켜야 한다. 즉, 마스크상의 특정표지를 반도체 기판의 임의의 지점(얼라인 키)과 일치시킨 다음, 유리 마스크위로 광선을 투사하여 그 패턴의 이미지를 기판위로 전사하여야 한다.
현재 가장 많이 사용되고 있는 얼라인 방식은 축소투영 렌즈를 이용해 얻은 얼라인 신호의 파형을 분석하여 얼라인 여부를 결정하는 TTL (Through The Lens) 방식으로서, 이는 얼라인용 광선이 축소투영 렌즈를 통과해서 웨이퍼 상의 얼라인을 위한 목표물에 도달한 다음 여기서 얻은 반사광이나 회절광이 재차 축소투영 렌즈를 통해 검출부로 전달되고, 신호검출부에서는 신호의 파형을 검출하여 그 중심좌표를 찾아내는 방식이다.
이때, 마스크 얼라인에 사용되는 광원으로는 주로 가시광선과 레이저광선을 많이 사용하는데, 가시광선으로는 g-line(436㎚), 녹색광(547㎚), 황색광(576㎚)가 사용되며, 레이저 광으로는 헬륨(He)-네온(Ne) 레이져(633㎚) 및 헬륨(He)-카드뮴(Cd) 레이저(442㎚) 등이 사용된다.
가시광을 사용하는 명시야 방식에서는 얼라인 목표물의 주변 표면이 거칠어도 얼라인 정확도의 변화가 작고, 목표물의 단차가 200 ∼ 500Å까지 되어도 얼라인이 가능하지만, 레이져 광을 사용하는 암시야 방식에서는(현재 모든 노광기기에서 사용되고 있는 방식) 얼라인 목표물 주위의 표면이 거칠면 얼라인하기가 어렵고, 얼라인 키 패턴의 단차가 400 ∼ 700Å 이상 되어야 얼라인이 가능하다.
얼라인 광원을 가시광으로 했을 경우에는 얼라인 신호의 검출방법은 반사광의 콘트라스트 차이로 얼라인 목표물의 위치를 검출하게 된다. 그리고, 레이져 광원을 사용하는 경우에는 얼라인 목표물의 에지부분에서 산란되는 광을 검출하여 위치를 측정하는 에지 검출(edge detection)방식과 얼라인 목표물중 광의 회절부분만을 검출하여 위치를 측정하는 회절(diffraction)방식이 있다.
한편, 반도체장치의 고집적화와 더불어 각 층마다 미스얼라인 마진(misalign margin)이 감소함으로 인해 보다 정확한 얼라인이 요구된다. 반도체 공정에서 얼라인 정확도에 영향을 미치는 요소로는, 1)얼라인 키 패턴의 단차높이, 2)얼라인 키 패턴의 폭, 3) 얼라인 키 패턴의 대칭성과 에지의 프로파일, 그리고 4) 얼라인 키 패턴으로 형성된 막의 두께 및 광학적 성질 등이 있는데, 우선 단차를 깊게 형성하여야 미스얼라인에 의한 실패율을 감소시킬 수 있다.
얼라인 장치가 얼라인 키의 위치를 찾지 못하여 마스크 얼라인이 제대로 되지 않을 경우 미스얼라인(misalign), 패턴이동(pattern shift) 등의 여러 문제를 일으키게 되고 제품의 수율 및 실패에 직접적인 영향을 미치므로, 얼라인 키의 능력의 향상이 절실히 요구되고 있다. 뿐만 아니라, 반도체 소자의 고집적화 추세에 따라 공정이 더욱 복잡해지고, 포토레지스트 패턴의 마스킹 및 노광의 횟수가 증가함으로 인하여 초기 단계에서 형성된 얼라인 키의 패턴이 마모되거나 소실되어 그 능력을 발휘할 수 없게 되는 경향이 있다.
따라서 얼라인 키를 형성할 때 오버레이 키(overlay key)를 동시에 형성하는데, 이는 마스크와 반도체 기판을 얼라인한 후 얼라인 상태를 확인하기 위한 것으로 얼라인 키보다 큰 패턴으로 형성하여 어미자로하고 상기 어미자 상에 감광막을 사용하여 아들자를 형성한다.
도 1은 종래 기술에 의한 오버레이 키(overlay key) 패턴의 일 예를 도시한 단면도이다.
오버레이 키 패턴은 반도체 장치에서 칩과 칩의 경계가 되는 스크라이브 라인(scribe line) 내에 형성되는데, 먼저 웨이퍼(1) 상에 어미자인 물질층(3)을 형성하고 상기 물질층(3) 사이에 아들자인 감광막 패턴(5)을 형성한다.
상기한 종래의 오버레이 키 형성 방법에 따르면 단일 라인(single line) 구조를 가지는데 이는 여러 가지 공정변화, 예를 들어 증착과 식각을 통한 스페이서 형성공정, 불투명 막질의 증착, 투과막질의 두께변화, 포토레지스트의 빌드-업(build-up) 등에 의해 실제 위치와 다르게 읽혀지게 되고, 이를 보정할 경우 오정렬(mis-alignment)되는 문제점이 있다.
도 2는 종래 기술에 의한 오버레이키의 중심 위치를 나타낸다.
이는 공정 변화, 특히 스페이서 형성 및 불투명막 형성 공정으로 인해 오버레이키의 중심 위치가 변화되는 것을 나타낸 것으로, 물질층(3)이 형성된 웨이퍼(1) 상에서 상기 물질층(3) 측벽에 스페이서(7)를 형성한 후 상기 웨이퍼(1) 전면에 불투명막(9)을 증착한다.
이어서 빛의 밀도분포(Intensity Profile)를 이용하여 어미자인 물질층(3)의 중심 위치를 살펴보면 실제 중심인 a로 읽혀지지 않고 b로 읽혀진다.
즉 실제 중심 위치가 a와 b의 차이만큼 쉬프트(shift)된다.
도 3은 종래 기술에 의해 오버레이키가 형성된 웨이퍼 상에 포토 레지스트를 스핀 코팅(spin-coating)한 상태를 나타낸 것으로, 포토 레지스트의 빌드-업(build-up)에 의한 에러텀(error term)이 나타남을 알 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 여러 가지 공정 변화에 의해 그 중심 위치가 잘못 읽혀지는 것을 방지하는 반도체 소자의 오버레이 키(overlay key) 형성 방법을 제공하는 데 있다.
도 1은 종래 기술에 의해 반도체 소자의 오버레이 키(overlay key) 형성 방법을 설명하기 위해 도시한 단면도이다.
도 2는 종래 기술에 의한 오버레이키의 중심 위치를 나타낸다.
도 3은 종래 기술에 의해 오버레이키가 형성된 웨이퍼 상에 포토 레지스트를 스핀 코팅(spin-coating)한 상태를 나타낸다.
도 4는 본 발명에 의한 반도체 소자의 오버레이 키(overlay key) 형성 방법을 설명하기 위해 도시한 단면도이다.
도 5는 본 발명에 의한 오버레이키의 중심 위치를 나타낸다.
도 6은 본 발명에 의해 오버레이키가 형성된 웨이퍼 상에 포토 레지스트를 스핀 코팅한 상태를 나타낸다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 소자의 오버레이 키(overlay key) 형성 방법은, 웨이퍼 상에 물질층을 증착하는 제 1 단계; 상기 물질층을 다수개의 라인(line)으로 패터닝하는 제 2 단계; 상기 웨이퍼 상에 감광막을 증착하는 제 3 단계; 및 상기 감광막을 다수개의 라인(line)으로 패터닝하여 감광막 패턴을 형성하는 제 4 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 키(overlay key) 형성 방법을 제공한다.
상기 제 2 단계 및 제 4 단계에서 상기 라인과 라인 사이의 폭을 1∼5㎛로 하는 것이 바람직하다.
본 발명에 의하면, 어미자인 물질층과 아들자인 감광막 패턴을 단일 구조가 아닌 다중 라인 구조로 형성함으로써 여러 가지 공정 변화에 의해 오버레이 키(overlay key)의 중심 위치가 잘못 읽혀지는 현상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 4는 본 발명에 의한 반도체 소자의 오버레이 키(overlay key) 형성 방법을 설명하기 위해 도시한 단면도이다.
오버레이 키 패턴은 반도체 장치에서 칩과 칩의 경계가 되는 스크라이브 라인(scribe line) 내에 형성되는데, 먼저 웨이퍼(31) 상에 어미자인 물질층(후속 공정에서 33으로 패터닝됨)을 증착한다.
상기 물질층의 구성 물질은 반도체 제조 공정에서 사용되는 절연 물질, 도전 물질 등이 될 수 있다.
이어서 사진 식각 방법을 이용하여 상기 물질층을 다수개의 라인(line)으로 패터닝함으로써 어미자인 물질층(33)을 형성하는 공정, 상기 웨이퍼(31)에 감광막(후속 공정에서 감광막 패턴(35)으로 패터닝됨)을 증착하는 공정 그리고 상기 감광막을 다수개의 라인(line)으로 패터닝함으로써 아들자인 감광막 패턴(35)을 형성하는 공정을 차례로 진행한다.
이때 상기 물질층(33) 및 감광막 패턴(35)은 웨이퍼의 스크라이빙 영역에서 허용되는 범위로 형성하고, 각 라인과 라인 사이의 폭은 노광 장비에서 안정적으로 형성되는 크기, 에컨대 1∼5㎛로 하는 것이 바람직하다.
도 5는 본 발명에 의한 오버레이키의 중심 위치를 나타낸다.
물질층(33)이 형성된 웨이퍼(31) 상에서 상기 물질층(33) 측벽에 스페이서(37)를 형성한 후 상기 웨이퍼(31) 전면에 불투명막(39)을 증착한다.
이어서 빛의 밀도분포(Intensity Profile)를 이용하여 어미자인 물질층(33)의 중심 위치를 살펴보면 실제 중심인 a와 동일하게 읽혀진다.
즉, 좌우 비대칭을 유발할 수 있는 스페이서 공정과 불투명막 증착 공정이 진행되더라도 상기 물질층(33)을 형성하는 다수개의 라인 사이에 요철이 발생하므로 읽혀진 중심 위치와 실제 중심 위치가 일치하게 된다.
도 6은 본 발명에 의해 오버레이키가 형성된 웨이퍼 상에 포토 레지스트를 스핀 코팅(spin-coating)한 상태를 나타낸 것으로, 포토 레지스트의 빌드-업(build-up)에 의한 에러텀(error term)이 종래에 비해 개선되었음을 알 수 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의하면, 어미자인 물질층과 아들자인 감광막 패턴을 단일 구조가 아닌 다중 라인 구조로 형성함으로써 여러 가지 공정 변화에 의해 오버레이 키(overlay key)의 중심 위치가 잘못 읽혀지는 현상을 방지할 수 있다.
Claims (3)
- 웨이퍼 상에 물질층을 증착하는 제 1 단계;상기 물질층을 다수개의 라인(line)으로 패터닝하는 제 2 단계;상기 웨이퍼 상에 감광막을 증착하는 제 3 단계; 및상기 감광막을 다수개의 라인(line)으로 패터닝하여 감광막 패턴을 형성하는 제 4 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 키(overlay key) 형성 방법.
- 제 1 항에 있어서, 상기 제 2 단계에서상기 라인과 라인 사이의 폭을 1∼5㎛로 하는 것을 특징으로 하는 반도체 소자의 오버레이 키 형성 방법.
- 제 1 항에 있어서, 상기 제 4 단계에서상기 라인과 라인 사이의 폭을 1∼5㎛로 하는 것을 특징으로 하는 반도체 소자의 오버레이 키 형성 방법.
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1997
- 1997-02-12 KR KR1019970004128A patent/KR100224692B1/ko not_active IP Right Cessation
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