KR19980066787A - 히트싱크 부착 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지 및 그 제조 방법 - Google Patents

히트싱크 부착 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR19980066787A
KR19980066787A KR1019970002503A KR19970002503A KR19980066787A KR 19980066787 A KR19980066787 A KR 19980066787A KR 1019970002503 A KR1019970002503 A KR 1019970002503A KR 19970002503 A KR19970002503 A KR 19970002503A KR 19980066787 A KR19980066787 A KR 19980066787A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
heat sink
semiconductor package
semiconductor
elastomer
Prior art date
Application number
KR1019970002503A
Other languages
English (en)
Other versions
KR100233865B1 (ko
Inventor
심일권
Original Assignee
황인길
아남산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 황인길, 아남산업 주식회사 filed Critical 황인길
Priority to KR1019970002503A priority Critical patent/KR100233865B1/ko
Publication of KR19980066787A publication Critical patent/KR19980066787A/ko
Application granted granted Critical
Publication of KR100233865B1 publication Critical patent/KR100233865B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 히트싱크(9) 부착 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지(1) 및 그 제조 방법에 관한 것으로서, 회로 패턴이 형성된 PCB 기판(3)에 히트싱크 부착용 관통 홀을 형성시키는 일 없이, 엘라스토머 배리어(Elastomer Barrier)(8)에 의하여 형성되는 반도체 칩(2) 상면 중앙부의 히트 싱크 부착 영역에 히트싱크(9)를 부착시키는 것에 의하여, 반도체 칩(2)의 회로 동작시 발생되는 열이 효율적으로 방출될 수 있도록 함과 아울러, 그 반도체 패키지(1)의 제조시, 고가인 PCB 기판(3)에 관통 홀을 천공할 필요가 없으므로 PCB 기판의 낭비가 없고, 회로 패턴이 형성된 PCB 기판에 물리적으로 관통 홀을 형성시키지 않으므로 회로 패턴의 손상을 가져올 우려가 없으며, 그 제조가 용이하고 효율적이다.

Description

히트싱크 부착 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지 및 그 제조 방법
본 발명은 히트싱크 부착 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지 및 그 제조 방법에 관한 것이며, 더욱 상세하게는, 엘라스토머 배리어(Elastomer Barrier)에 의하여 형성되는 반도체 칩 상면 중앙부의 히트 싱크 부착 영역에 히트싱크를 부착시켜 반도체 칩의 회로 동작시 발생되는 열이 효율적으로 방출될 수 있도록 한 볼 그리드 어레이 반도체 패키지 및 그 제조 방법에 관한 것이다.
볼 그리드 어레이 반도체 패키지는, 기판의 상면에 하나 또는 그 이상의 반도체 칩이 장착되고 마더 보드(Mother Board)와 같은 도전성 재료에 대한 전기적 접속이 반도체 칩이 부착된 PCB 기판면의 대향면상에 위치하는 솔더볼의 어레이에 의해 이루어지는 구조의 반도체 패키지로서, 볼 그리드 어레이 반도체 패키지는 200핀 이상의 다핀 디바이스 또는 고집적화된 대규모 집적회로(VLSI), 마이크로 프로세서등의 용도로서 점차 각광받고 있다.
그러나, 이러한 반도체 디바이스들은 신호전달속도의 고속화가 요구되므로 칩의 동작중에 발생되는 열을 적절하게 외부로 방풀시키지 못하게 되면 칩의 동작중에 에러가 발생하거나 또는 칩의 본래 기능이 저하될 수 있기 때문에 사용중에 심각한 문제를 야기시킬 우려가 있다.
종래의 히트싱크 부착 볼 그리드 어레이 반도체 패키지(1')는, 제 3 도에 도시한 바와 같이, 반도체 칩(2')이 PCB 기판(3')의 중앙부에 형성되는 관통 홀(8')의 외주연에 인접한 상면에 열 전도성 수지 접착제(7')로 접착되어 실장되며, 반도체 칩(2')과 PCB 기판(3')은 와이어(4')에 의하여 전기적으로 접속되고, 수지 봉지부(5')가 반도체 칩(2')과 와이어(4')등을 외부 환경으로부터 보호하기 위하여 몰딩 형성되며, PCB 기판(3')저면의 외곽부에는 다수의 입출력 단자로서 사용되는 솔더볼(6')이 융착되어 어레이를 구성하고, PCB 기판(3')의 관통 홀(8')을 통하여 T자상의 히트싱크(9')가 전도(顚倒)된 형태로 삽입되며 열 전도성 수지 접착제(7')에 의해 반도체 칩(2')의 저면 중앙부 및 관통 홀(8')에 인접한 PCB 기판(3')의 저면에 접착된다. 따라서, 반도체 칩(2')에서 발생된 열은 반도체 칩(2')의 저면과 열 전도성 수지(7')를 거쳐 히트싱크(9')를 통하여 외부로 방출된다.
그러나, 이러한 종래의 볼 그리드 어레이 반도체 패키지(1')에 있어서는, PCB 기판(3')에 반도체 칩(2') 보다는 약간 작으나 비교적 큰 면적의 관통 홀(8')을 형성시키고 있으므로, 고가인 PCB 기판(3')의 낭비를 초래할 뿐만 아니라, 정교한 회로 패턴(도시하지 않음)의 형성된 PCB 기판(3')에 물리적으로 관통 홀(8')을 형성시키므로 회로 패턴의 손상을 가져올 우려가 있으며, 또한, 그 공정이 번거롭고, 더우기, 반도체 칩(2')의 하방에 부착된 히트싱크(9')를 경유하여 열이 방출되는 관계로 열 방출 효과가 충분히 만족스러운 것은 못되었다.
볼 그리드 어레이 반도체 패키지의 다핀화(즉, 솔더볼 수효의 증대)에 따른 신호전달속도의 고속화가 더욱 요구되고 있는 최근의 실정하에 있어서는, 반도체 칩의 동작중 발생되는 열을 매우 효과적으로 회부로 방출시킬 수 있는 구조의 볼 그리드 어레이 반도체 패키지가 요망되어 왔으며, 이러한 반도체 패키지의 개발은 중요한 문제로 대두되고 있다.
따라서, 본 발명의 첫 번째 목적은, 회로 패턴이 형성된 PCB 기판에 히트싱크 부착용 관통 홀을 형성시키는 일 없이, 반도체 칩의 상면에 히트싱크를 부착시킴으로써 향상된 열방출 특성을 갖는 볼 그리드 어레이 반도체 패키지를 제공하는 것이다.
본 발명의 두 번째 목적은, 회로 패턴이 형성된 PCB 기판에 히트싱크 부착용 관통 홀을 형성시키는 일 없이, 용이하고도 효율적으로 히트싱크를 부착시킬 수 있는 향상된 열방출 특성을 갖는 볼 그리드 어레이 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 첫 번째 목적은 따른 양태(樣態)에 의하면, 반도체 칩과, 반도체 칩이 열 전도성 접착 수단에 의하여 실장되는 PCB 기판과, 반도체 칩에 형성된 본드 패드와 PCB 기판의 상면에 형성된 전기적으로 도전성인 트레이스(trace)를 접속시키는 와이어와, 반도체 칩의 상면 중앙 영역이 그 상면 외곽 영역과 서로 격리되도록 상기한 상면 중앙 영역을 입상(粒狀)으로 에워싸게 몰딩 형성되는 엘라스토머 배리어(Elastomer Barrier)와, 반도체 칩 및 본드 와이어를 외부 환경으로부터 보호하기 위하여 엘라스토머 배리어의 외측에 몰딩되는 수지 봉지부(Encapsulant)와, 엘라스토머 배리어에 의해 한정되는 반도체 칩 상면의 중앙 영역에 열 전도성 접착 수단으로 접착되는 히트싱크와, 반도체 칩이 실장되는 PCB 기판면의 대향면상에 융착되며 입출력 단자로서 사용되는 다수의 솔더볼로 구성되는, 히트싱크 부착 볼 그리드 어레이 반도체 패키지가 제공된다.
본 발명의 두 번째 목적에 따른 양태(樣態)에 의하면, 반도체 칩을 열 전도성 접착 수단에 의하여 PCB 기판에 접착시키는 반도체 칩 실장 단계와, 반도체 칩에 형성된 본드 패드와 PCB 기판의 상면에 형성된 전기적으로 도전성인 트레이스(trace)를 와이어로 접속시키는 전기적 접속 단계와, 반도체 칩의 상면 중앙 영역이 그 상면 외곽 영역과 격리되도록 상기한 상면 중앙 영역을 입상(粒狀)으로 에워싸게 엘라스토머(Elastomer)를 몰딩 형성시키는 엘라스토머 배리어(Elastomer Barrier) 형성 단계와, 반도체 칩 및 본드 와이어를 외부 환경으로부터 보호하기 위하여 엘라스토머 배리어와 접하는 외측에 수지 봉지제를 몰딩시키는 수지 봉지부(Encapsulant) 형성 단계와, 엘라스토머 배리어에 의해 한정되는 반도체 칩 상면 영역에 열 전도성 접착수단을 이용하여 히트싱크를 접착시키는 히트싱크 부착 단계와, 반도체 칩이 실장되는 PCB 기판면의 대향면상에 입출력 단자로서 사용하기 위한 다수의 솔더볼을 융착시키는 솔더볼 형성 단계로 구성되는, 히트싱크 부착 볼 그리드 어레이 반도체 패키지의 제조 방법이 제공된다.
도 1 은 본 발명에 따른 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지의 측단면도
도 2 는 본 발명에 따른 볼 그리드 어레이 반도체 패키지의 평면도
도 3 은 종래의 일반적인 볼 그리드 어레이 반도체 패키지의 측단면도
*도면의 주요 부분에 대한 부호의 설명*
1:본 발명의 볼 그리드 어레이 반도체 패키지
2:반도체 칩3:PCB 기판
4:와이어5:수지 봉지부
6:솔더볼7:열 전도성 접착수단
8:엘라스토머 배리어(Elastomer Barrier)
9:히트싱크
이하, 본 발명을 첨부된 도면을 참조하여 더욱 상세히 설명하면 다음과 같다.
도 1 은 본 발명에 따른 히트싱크 부착 볼 그리드 어레이 반도체 패키지(1)의 단면을 도시한 것이다.
반도체 칩(2)의 PCB 기판(3)의 일면상에 형성된 다이패들(도시하지 않음)상에 실장되고, 반도체 칩(2)을 PCB 기판(3)상에 실장시킴에 있어서는 열전도성 에폭시나 접착 테이프등과 같은 열 전도성 접착 수단(7)이 사용될 수 있으며, 바람직하게는 은 충진 에폭시계 수지 접착제와 같은 열 전도성이 우수한 수지가 사용된다(반도체 칩 실장 단계). 기판으로서는 PCB 기판(3)을 포함한 다양한 종류의 통상적인 기판이 사용될 수 있으며, 본 발명에 바람직한 PCB 기판(3)의 구성 물질로서는 비스말레이미드 트리아진(Bismaleimidetriazine)을 들 수 있다.
PCB 기판(3)상에 접착된 반도체 칩(2)과 PCB 기판(3) 사이의 전기적 접속은, 반도체 칩(2)에 형성된 본드패드(도시하지 않음)와 PCB 기판(3)의 상면에 형성된 전기적으로 도전성인 트레이스(trace)(도시하지 않음)를 와이어(4)로 본딩시켜 이루어진다(전기적 접속 단계).
반도체 칩(2)의 상면 중앙 영역을 엘라스토머를 몰딩하여 형성되는 엘라스토머 배리어(8)에 의하여 그 상면 외곽 영역과 격리되며, 반도체 칩(2)의 상면 중앙 영역을 에워싸도록 입상(粒狀)으로 형성되는 엘라스토머 배리어(8)의 평면 형상은 정방형, 장방형, 원형 또는 타원형으로 형성될 수 있고, 이외의 어떠한 다양한 형상으로도 형성될 수 있으며 이는 선택적이다(엘라스토머 배리어 형성 단계). 엘라스토머 배리어의 소재로서는 탄성 복원력이 우수한 것이라면 어떠한 종류의 수지라도 무방하나, 수지 봉지부(5)와의 양립성을 고려하여 에폭시계의 가소성 엘라스토머로 형성시키는 것이 바람직하다.
이러한 엘라스토머 배리어(8)의 외측(즉, 인접한 외곽부)에는 수지 봉지부(5)가 형성되며, 엘라스토머 배리어(8)의 내측(즉, 배리어(8)에 의해 둘러싸인 노출된 반도체 칩(2) 상면의 중앙 영역)에는 히트싱크(9)가 부착된다.
반도체 칩(2)과 본드 와이어(4) 및 선택적으로 요소인 수동 소자등과 같은 주변 구성 요소들(도시하지 않음)은, 습기나 먼지 또는 외부적 충격이나 진동등과 같은 유해한 외부 환경으로부터 보호하기 위하여 에폭시 수지등과 같은 봉지제로 몰딩된 수지 봉지부(Encapsulant)(5) 내에 수납된다(수지 봉지부 형성 단계). 수지 봉지부(5)는 또한, 반도체 칩(2)과 PCB 기판(3)사이의 비교적 큰 열 팽창 계수 차이에 기인하는 응력 및 변형력을 완화시킴과 동시에 반도체 칩(30)의 코너부에 집중되는 응력 및 변형력을 반도체 칩(2)의 변방향으로 분산, 재분포시키는 중요한 역할을 한다.
본 발명에 있어서는, 수지 봉지부(5)가 반도체 칩(2) 전체를 봉지시키지 않으며, 엘라스토머 배리어(8)에 의하여 한정되는 반도체 칩(2) 상면의 중앙 영역을 제외한 베리어(8)의 외측(즉, 배리어(8)의 외곽부)만을 봉지시킨다. 따라서, 반도체 칩(2) 상면의 엘라스토머 배리어(8)에 의해 반도체 칩(2) 상면의 중앙 영역은 외부로 노출된 상태로 유지된다.
반도체 칩(2)의 상면의 노출된 중앙 영역에는 히트싱크(9)가 열 전도성 접착 수단(7)에 의해 접착되며, 이러한 열 전도성 접착 수단(7)으로서는 열 전도성 에폭시나 접착 테이프등이 사용된다(히트싱크 부착 단계). 히트싱크(9)의 형상은 다양한 형상으로 할 수 있으나, 도시한 예에서는 외표면적을 확대시키기 위하여 단면 형상을 T 자상으로 하였으며, T 자상 히트싱크(9)의 플랜지 형상부(도면 부호는 부여하지 않음)의 저면이 엘라스토머 배리어(8) 상면과 압접(押接)되는 동시에 수지 봉지부(5)와도 당접되어 있다.
이러한 히트싱크(9)의 소재로서는, 열 방출 효율을 극대화 시키기 위하여 구리, 구리합금, 알루미늄 또는 스테인레스 등과 같은 금속재가 사용된다. 또한, 히트싱크(9)의 표면에는 표면보호를 위해 산화피막처리(Anodizing)하여 박막을 형성시키거나, 또는 니켈(Ni)이나 크롬(Cr)등을 사용하여 표면처리를 할 수도 있다.
반도체 칩(2)이 실장되는 PCB 기판(3)면의 대향면(도 1 에서는 PCB 기판(3)의 저면)에는 다수의 솔더볼(6)이 융착되어 있으며, 솔더볼(6)은 입출력 단자로서 기능한다(솔더볼 형성 단계).
도 2 는 본 발명에 따른 볼 그리드 어레이 반도체 패키지(1)의 평면도로서, 수지 봉지부(5)는 엘라스토머 배리어(8)(점선으로 표시한 영역; 도 2 는 엘라스토머 배리어(8)의 평면 형상이 정방형인 경우를 도시하고 있음)의 외곽부의 PCB 기판(3) 상면에 형성된다. 따라서, 이 상태에서는 반도체칩(도 2 에는 도시되지 않음)의 상면 중앙 영역(즉, 엘라스토머 배리어(8)의 내측 영역)이 노출되어 있으며, 히트싱크(9)가 열 전도성 접착 수단(도 2 에는 도시되지 않음)에 의하여 상기한 노출된 반도체 칩의 상면에 접착된다.
위에서 상세히 설명한 바와 같이, 본 발명의 히트싱크 부착 볼 그리드 어레이 반도체 패키지는, 반도체 칩의 회로 동작시 발생되는 열이 반도체 칩의 상면에 부착된 히트싱크를 통하여 효율적으로 방출될 수 있으므로, 패키지의 성능 향상 및 수명 연장의 효과가 있음은 물론, 반도체 칩 동작중의 에러 발생 및 기능 저하 우려가 적으며, 또한, 고가인 PCB 기판에 관통 홀을 천공할 필요가 없으므로 PCB 기판의 낭비가 없고, 회로 패턴이 형성된 PCB 기판에 물리적으로 관통 홀을 형성시키지 않으므로 회로 패턴의 손상을 가져올 우려가 없으며, 그 제조가 용이하고 효율적인 장점이 있다.

Claims (16)

  1. 반도체 칩과;
    반도체 칩이 열 전도성 접착 수단에 의하여 실장되는 PCB 기판과;
    반도체 칩에 형성된 본드 패드와 PCB 기판의 상면에 형성된 전기적으로 도전성인 트레이스(trace)를 접속시키는 와이어와;
    반도체 칩의 상면 중앙 영역이 그 상면 외곽 영역과 격리되도록 상기한 상면 중앙 영역을 입상(粒狀)으로 에워싸게 몰딩 형성되는 엘라스토머 배리어(Elastomer Barrier)와;
    반도체 칩 및 본드 와이어를 외부 환경으로부터 보호하기 위하여 엘라스토머 배리어의 외측에 몰딩되는 수지 봉지부(Encapsulant)와;
    엘라스토머 배리어에 의해 한정되는 반도체 칩 상면의 중앙 영역에 열 전도성 접착 수단으로 접착되는 히트싱크와;
    반도체 칩이 실장되는 PCB 기판면의 대향면상에 융착되며 입출력 단자로서 사용되는 다수의 솔더볼로 구성되는, 히트싱크 부착 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지.
  2. 청구항 1 에 있어서, 엘라스토머 배리어가 에폭시계의 가소성 엘라스토머로 형성되는 반도체 패키지.
  3. 청구항 1 또는 청구항 2 에 있어서, 엘라스토머 배리어가 반도체 칩 상면의 중앙 영역과 외곽 영역을 서로 격리시키도록 반도체 칩 상면에 정방형 또는 장방향의 입상(粒狀)으로 몰딩 형성되는 반도체 패키지.
  4. 청구항 1 또는 청구항 2 에 있어서, 엘라스토머 배리어가 반도체 칩 상면의 중앙 영역과 외곽 영역을 서로 격리시키도록 반도체 칩 상면에 원형 또는 타원형의 입상(粒狀)으로 몰딩 형성되는 반도체 패키지.
  5. 청구항 1 또는 청구항 2 에 있어서, 히트싱크가 구리, 구리합금, 알루미늄 및 스테인레스로 이루어지는 군으로부터 선택되는 어느 하나의 금속재로 형성되는 반도체 패키지.
  6. 청구항 5 에 있어서, 히트싱크의 표면 보호를 위하여 그 표면이 산화박막처리(Anodizing)되거나, 니켈(Ni) 또는 크롬(Cr)으로 표면처리된 반도체 패키지.
  7. 청구항 1 에 있어서, 열전도성 접착 수단이 열 전도성 에폭시 또는 접착 테이프인 반도체 패키지.
  8. 청구항 1 또는 청구항 2 에 있어서, 히트싱크의 단면 형상이 T 자상이며, 플랜지 형상부의 저면이 엘라스토머 배리어와 수지 봉지부 상면과 당접하는 반도체 패키지.
  9. 반도체 칩을 열 전도성 접착 수단에 의하여 PCB 기판에 접착시키는 반도체 칩 실장 단계와;
    반도체 칩에 형성된 본드 패드와 PCB 기판의 상면에 형성된 전기적으로 도전성인 트레이스(trace)를 와이어로 접속시키는 전기적 접속 단계와;
    반도체 칩의 상면 중앙 영역이 그 상면 외곽 영역과 격리되도록 상기한 상면 중앙 영역을 입상(粒狀)으로 에워싸게 엘라스토머(Elastomer)를 몰딩 형성시키는 엘라스토머 배리어(Elastomer Barrier) 형성 단계와;
    반도체 칩 및 본드 와이어를 외부 환경으로부터 보호하기 위하여 엘라스토머 배리어와 접하는 외측에 수지 봉지제를 몰딩시키는 수지 봉지부(Encapsulant) 형성 단계와;
    엘라스토머 배리어에 의해 한정되는 반도체 칩 상면 영역에 열 전도성 접착 수단을 이용하여 히트싱크를 접착시키는 히트싱크 부착 단계와;
    반도체 칩이 실장되는 PCB 기판면의 대향면상에 입출력 단자로서 사용하기 위한 다수의 솔더볼을 융착시키는 솔더볼 형성 단계로 구성되는, 히트싱크 부착 볼 그리드 어레이(Ball Grid Array:BGA) 반도체 패키지의 제조 방법.
  10. 청구항 9 에 있어서, 엘라스토머 배리어가 에폭시계의 가소성 엘라스토머로 형성되는 반도체 패키지의 제조 방법.
  11. 청구항 9 또는 청구항 10 에 있어서, 엘라스토머 배리어가 반도체 칩 상면의 중앙 영역과 외곽 영역을 서로 격리시키도록 반도체 칩 상면에 정방형 또는 장방향의 입상(粒狀)으로 몰딩 형성되는 반도체 패키지의 제조 방법.
  12. 청구항 9 또는 청구항 10 에 있어서, 엘라스토머 배리어가 반도체 칩 상면의 중앙 영역과 외곽 영역을 서로 격리시키도록 반도체 칩 상면에 원형 또는 타원형의 입상(粒狀)으로 몰딩 형성되는 반도체 패키지의 제조 방법.
  13. 청구항 9 또는 청구항 10 에 있어서, 히트싱크가 구리, 구리합금, 알루미늄 및 스테인레스로 이루어지는 군으로부터 선택되는 어느 하나의 금속재로 형성되는 반도체 패키지의 제조 방법.
  14. 청구항 13 에 있어서, 히트싱크의 표면 보호를 위하여 그 표면이 산화박막처리(Anodizing)시키거나, 니켈(Ni) 또는 크롬(Cr)으로 표면처리하는 반도체 패키지의 제조 방법.
  15. 청구항 9 에 있어서, 열전도성 접착 수단으로서 열 전도성 에폭시 또는 접착 테이프가 사용되는 반도체 패키지의 제조 방법.
  16. 청구항 9 또는 청구항 10 에 있어서, 히트싱크의 단면 형상이 T 자상이며, 플랜지 형상부의 저면이 엘라스토머 배리어와 수지 봉지부 상면과 당접하게 부착되는 반도체 패키지.
KR1019970002503A 1997-01-28 1997-01-28 히트싱크 부착 볼 그리드 어레이 반도체 패키지 및 그 제조 방법 KR100233865B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970002503A KR100233865B1 (ko) 1997-01-28 1997-01-28 히트싱크 부착 볼 그리드 어레이 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970002503A KR100233865B1 (ko) 1997-01-28 1997-01-28 히트싱크 부착 볼 그리드 어레이 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR19980066787A true KR19980066787A (ko) 1998-10-15
KR100233865B1 KR100233865B1 (ko) 1999-12-01

Family

ID=19495774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970002503A KR100233865B1 (ko) 1997-01-28 1997-01-28 히트싱크 부착 볼 그리드 어레이 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100233865B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102126977B1 (ko) 2013-08-21 2020-06-25 삼성전자주식회사 반도체 패키지

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098186A (ja) * 1995-06-22 1997-01-10 Hitachi Ltd 半導体集積回路装置およびその製造方法

Also Published As

Publication number Publication date
KR100233865B1 (ko) 1999-12-01

Similar Documents

Publication Publication Date Title
US10204848B2 (en) Semiconductor chip package having heat dissipating structure
US5684330A (en) Chip-sized package having metal circuit substrate
US6404049B1 (en) Semiconductor device, manufacturing method thereof and mounting board
US6028354A (en) Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6518089B2 (en) Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
US5843808A (en) Structure and method for automated assembly of a tab grid array package
JP2881575B2 (ja) ヒートシンク付着ボールグリッドアレイ半導体パッケージ
JPH11312764A (ja) エリアアレイ型半導体パッケージ及びその製造方法
US6559537B1 (en) Ball grid array packages with thermally conductive containers
US7361995B2 (en) Molded high density electronic packaging structure for high performance applications
KR100233865B1 (ko) 히트싱크 부착 볼 그리드 어레이 반도체 패키지 및 그 제조 방법
US8076763B2 (en) Electrical shielding in stacked dies by using conductive die attach adhesive
KR100233861B1 (ko) Bga 반도체 패키지
US7019410B1 (en) Die attach material for TBGA or flexible circuitry
KR100388291B1 (ko) 반도체패키지 구조
KR20040061860A (ko) 티이씨에스피
KR100520443B1 (ko) 칩스케일패키지및그제조방법
KR100727728B1 (ko) 반도체 패키지
KR100216845B1 (ko) CSP ( Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR19980068016A (ko) 가요성(可撓性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법
JPH08306818A (ja) 半導体装置
KR20010073452A (ko) 볼 그리드 어레이 패키지와 그에 이용되는 인쇄 회로 기판
KR20040076028A (ko) 열방출 특성을 개선한 테이프 비. 지.에이（ｔｂｇａ）패키지
KR19980025868A (ko) 메탈 볼 그리드 어레이 패키지
KR19980044245A (ko) 반도체 패키지 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120911

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130910

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140904

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150911

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20160908

Year of fee payment: 18

EXPY Expiration of term