KR19980064087A - 폴리사이드 막의 드라이 에칭 방법 - Google Patents
폴리사이드 막의 드라이 에칭 방법 Download PDFInfo
- Publication number
- KR19980064087A KR19980064087A KR1019970068208A KR19970068208A KR19980064087A KR 19980064087 A KR19980064087 A KR 19980064087A KR 1019970068208 A KR1019970068208 A KR 1019970068208A KR 19970068208 A KR19970068208 A KR 19970068208A KR 19980064087 A KR19980064087 A KR 19980064087A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- film
- gas
- metal silicide
- dry etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 72
- 238000001312 dry etching Methods 0.000 title claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 147
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 230000008569 process Effects 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 16
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 11
- 239000011737 fluorine Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims abstract 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 24
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 24
- 239000000460 chlorine Substances 0.000 claims description 9
- 229910052801 chlorine Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 230000000694 effects Effects 0.000 description 9
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 230000008859 change Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004969 ion scattering spectroscopy Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- ing And Chemical Polishing (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명에 따른 반도체 기판 상에 제공되는 폴리실리콘 막 및 상기 폴리실리콘 막 상에 제공되는 금속 실리사이드 막의 이중 층 막으로 이루어지는 폴리사이드 막을 드라이 에칭하기 위한 방법은 마스크로서 포토레지스트 막을 이용하여 불소계 가스를 포함하지 않는 제1 에칭 가스로 상기 실리사이드 막을 에칭하기 위한 제 1 에칭 공정, 및 상기 제1 에칭 후에 상기 패터닝된 금속 실리사이드 막과 상기 금속 실리사이드 막 상에 잔류하는 상기 포토레지스트 막을 마스크로서 이용하여 염소 가스 및 불소 가스를 포함하고 있지 않는 제2 에칭 가스로 상기 폴리실리콘 막을 에칭하기 위한 제2 에칭 공정을 포함하고 있다.
Description
본 발명은 반도체 기판 상에 형성된 폴리사이드 막을 드라이 에칭하기 위한 방법에 관한 것으로, 특히 MOS 반도체 디바이스의 제조 방법에 사용되는 폴리사이드의 드라이 에칭 방법에 관한 것이다.
최근, MOS 반도체 디바이스의 집적화 및 고밀도화의 진전에 따라 폴리사이드 막을 드라이 에칭하여 게이트 전극을 형성하는 미세가공 기술 분야에서 마이크로 로딩 현상의 저하, 마스크 면적 의존성의 저하, 및 하부 물질에 대한 절연막의 선택비의 향상이 요구되고 있다. 여기에서, 마이크로 로딩 효과는 비등방성 에칭시에 실리콘 기판 상의 포토레지스트 막을 패터닝하여 형성된 미세 공간에는 약간 사선으로 입사하는 이온 및 라디칼(radical)이 포토레지스트 막의 측벽의 저지로 인해 폴리사이드 막에 도달할 수 없는 비율이 증가하기 때문에, 넓은 공간의 것과 비교하여 에칭 속도가 늦어지는 효과이다. 도 5는 종래 기술의 에칭을 도시한 단면도로서 이 도면에는 게이트 절연막(열 산화막;52), 폴리실리콘 막(53), 금속 실리사이드 막(54)이 적층 상태로 실리콘 기판 상에 형성되고 금속 실리사이드 막(54) 상에는 포토레지트 패턴(54)가 형성되어 있다. 하부 폴리실리콘 막(53) 및 상부 금속 실리사이드 막(54)를 합쳐서 폴리사이드 막이라고 부른다. 도 5에 도시된 적층 구조를 준비한 후에 폴리사이드 막으로 이루어진 게이트 전극을 형성하기 위하여 먼저 제1 에칭 공정에 불소계 가스(SF6)를 포함하는 에칭 가스를 이용한 화학 반응을 통해 상부 금속 실리사이드 막(54)에서 비등방성 드라이 에칭이 행해진다. 이 제2 에칭 공정에서는 Cl2및 HBr을 포함하고 있으나 F를 포함하고 있지 않은 에칭 가스를 이용하여 폴리실리콘 막(53) 상에서 비등방성 에칭이 행해진다.
폴리사이드 막이 2 공정으로 에칭된 이유는 제1 에칭 공정에 이용된 에칭 조건[불소계 가스(예를 들어, SF6)를 포함하는 가스로 에칭] 하에서 상부 금속 실리사이드 막(54)로부터 하부 폴리실리콘 막(53)으로 에칭이 행해지는 경우에 발생하는 문제점 때문이다. 즉, 이 에칭 조건하에서 산화막에 대한 선택비가 작고 에칭 속도가 빠르기 때문에 하부 게이트 절연막(52)가 상당히 얇은(예를 들어, 60㎚ 미만) 경우에 실리콘 기판(51)은 게이트 절연막(52)를 통해 에칭되고, 확산층이 손상을 입을 수 있다. 그러므로, 오버 에칭(over-etching)이 충분히 행해질 수 없어서 하부 폴리실리콘 막(53)은 제거되지 않고 잔류물이 남게 된다.
그러므로, 상부 금속 실리사이드 막(54) 및 하부 폴리실리콘 막(53)이 별도로 에칭되는 2 단계의 에칭이 요구된다. 그러나, 제1 단계 에칭에서, 상부 금속 실리사이드 막(54)의 소량이 남아 있어도, 제2 단계 에칭 조건하에서 상부 금속 실리사이드 막(54)가 거의 에칭될 수 없어 잔류물 등에 의해 불량한 형상이 된다. 그러므로, 도 2에 도시된 바와 같이, 에칭 속도가 가장 느린 개소에서 금속 실리사이드 막(54)가 제거될 때까지 제1 단계 에칭이 행해져야 한다.
그러나, 상술한 바와 같이 SF6을 포함하는 에칭 가스가 제1 단계 에칭에 이용되기 때문에, 상술한 마이크로 로딩 효과가 증대하고 이와 동시에 이 종류의 에칭 가스가 사용되는 경우에 폴리실리콘에 대한 선택비가 약 0.5 정도로 작기 때문에 하부 폴리실리콘 막(53)의 에칭 속도(에칭율)가 상부 금속 실리사이드(54)의 에칭율 보다 약 2배 정도 빨라서 다음의 불편함이 발생한다.
예를 들면, 0.4㎛ 이하의 좁은 공간 패턴과 넓은 공간 패턴 사이에서 에칭 속도의 차이가 크고 좁은 공간 패턴이 완전히 제거되는 경우에, 넓은 공간 패턴 하의 하부 폴리실리콘 막(53)이 이미 상당히 제거되어 있다. 폴리실리콘 막(53)이 얇은 경우에 게이트 절연막(52)로 에칭이 진행되기 때문에, 제2 단계 에칭이 이 상태에서 행해지는 경우에 넓은 공간 패턴의 개소에서 기판 손상이 발생하기 쉽다. 기판 손상이 발생하지 않아도, 도 3에 도시된 노치(언더 커트 ; 56) 또는 도 4에 도시된 측방 에칭(57)이 하부 폴리실리콘 막(53)의 하부에서 용이하게 발생할 수 있다.
이와 같은 불편함을 최소화하기 위한 방법으로서 약 5 내지 수십 mT의 압력 및 1×1011내지 1×1013㎝-3의 플라즈마 밀도의 Cl2및 O2가스를 포함하는 에칭 가스가 사용되는 에칭 방법이 제안되어 있다. 이 에칭 방법에 의해, 상술한 불소계 가스를 이용하는 방법의 것 보다 마이크로 로딩 효과가 더 저하하고 폴리실리콘에 대한 선택비가 더 커지기 때문에, 상기 문제점을 해결할 수 있다. 그러나, Cl2가스의 사용에 의해 포토레지스트에 대한 선택비가 작아지고, 그 결과 도 5에 도시된 바와 같이 금속 실리사이드 막(54) 상에 사각(beveling;58)이 발생한다. 이 현상은 게이트 전극의 크기가 작아짐에 따라 현격해진다. 이것은 반도체 디바이스의 미세화를 위해 광원으로서 종래에 사용되던 i 선(365㎚) 대신에 KrF 엑사이머 레이저(248㎚) 등이 사용되기 때문이다. 그러나, 엑사이머 레이저 노광용 포토레지스트의 에칭 내성(etching resistance)이 i선 노광용 포토레지스트의 에칭 내성에 비해 우수하고, 현상이나 에칭 처리 중에 막 두께를 감소시킨다.
포토레지스트 막(55)의 막 두께의 감소를 가능한 한 피하기 위해, 플라즈마 밀도의 상승과 에천트(echant)인 이온을 끌어들이는(incorporating) 에너지의 저하하는 방법이 고려되었다. 그러나, 이 방법에 의하면, 고 플라즈마 밀도에 의해 라디칼의 수가 증가하고 따라서 실리콘 기판(51)에 대한 에천트의 운동 에너지의 수평 성분이 증가하여 결과적으로 에칭의 비등방성을 상실하고 금속 실리사이드 막(54)에 측방 에칭(59;도 6 참조)이나 역 테이퍼 노치(56;도 3 참조)가 발생한다.
이에 대하여, 제1 에칭 단계에서 플라즈마 밀도가 그다지 증가되지 않고, 에너지를 끌어들이는 에천트 이온이 측방 에칭(59)와 노치(56) 등과 같은 형상 불량이 발행하지 않는 값까지 하강된 경우에 사각이 발생하지 않는다. 그러나, 도 2에 도시된 바와 같이, 잔류 포토레지스트 막(55)가 패턴의 단부에 거의 존재하지 않고 마진이 작은 상황이 발생할 수 있다. 그러므로, 제2 에칭 공정에서도 더 많은 포토레지트(55)가 제거되고 오버 에칭 시간이 긴 경우에 제2 에칭 공정에서 제거되는 포레지스트 막(55)의 양은 무시될 수 없다. 그러므로, 제1 에칭 공정의 에칭 조건의 변화만에 의해 충분히 개선되지 못하기 때문에, 제2 에칭 공정의 에칭 조건 변화도 필요하다.
제2 에칭 공정에서는 하부 폴리실리콘 막(53)만을 에칭하도록 요구되나 얇은 게이트 절연막(52)를 가능한 한 제거하지 않도록 요구된다. 이 때문에, 플라즈마 밀도를 1×1012㎝-3정도로 향상시켜 게이트 절연막(52)에 대한 선택비를 향상시키려 하고 있다. 그러나, 플라즈마 밀도의 증가로 인해, 고 에너지 전자의 수가 증가하고, 게이트 절연막(52) 상의 게이트 전극(폴리실리콘 막;53)에 전하가 축적되는 차지-업(charge-up) 현상이 발생하기 쉽다. 이 현상은 게이트 절연막(52)의 내압 불량으로 발생한다는 것이 공지되어 있다. 차지-업 현상이 발생하지 않아도 도 3에 도시된 바와 같이 폴리실리콘 막(53)과 게이트 절연막(52) 사이의 계면에 노치(56)이 발생될 수 있다.
개량된 제2 에칭 공정에서와 같이, 제1 에칭 공정에 불소계 가스 및 HBr을 포함하는 에칭 가스에 의해 고융점의 금속 실리사이드 막(54)가 폴리실리콘 막(53)과의 계면 직전까지 에칭되고, 제2 에칭 공정에 HBr계 에칭 가스나 Cl2및 HBr을 포함하는 에칭 가스에 의해 고융점의 금속 실리사이드 막의 잔여부 및 폴리실리콘 막이 에칭된다. 이 방법에 의해, 제2 에칭 공정에서 측벽 보호 효과를 갖는, 포토레지스트 및 Br의 반응물의 피착을 통해 에칭의 고 비등방성이 이루어져서 폴리실리콘 막 상의 언더 컷이나 노치의 발생을 방지할 수 있다.
그러나, 고 라디칼 농도(플라즈마 밀도 : 1×1012내지 1×1013㎝-3)의 ECR(전자 사이클로트론 공명) 플라즈마가 사용되기 때문에, 포토레지스트에 대한 선택비의 향상에 수반하여 피착이 감소하여 측벽 보호 효과가 약화되면 도 4에 도시된 바와 같이, 측방 에칭(57)이 폴리실리콘 막(53) 상에 발생하기 쉽다.
상술한 종래의 에칭 방법에서는 게이트 전극의 협소화에 따라 포토레지스트 막의 두께 감소나, 고 플라즈마에 의한 게이트 전극의 사각(beveling), 측방 에칭, 노치 등의 형상 불량 및 차지-업의 내압 불량의 문제점 중 적어도 어느 하나가 발생하기 때문에, 게이트 전극의 초기 두께가 6㎚ 미만인 디바이스에 이 방법을 적용할 수 없다. 한편, 게이트 구조는 반도체 디바이스의 평탄화 증가에 따라 박막화되는 경향이 있으므로 특히 제2 에칭 공정에서 폴리실리콘 막의 에칭 속도는 종래의 방법에 같이 높은 것을 요구하지 않는다. 그러므로, 엔드-포인트(종점 검출)의 제어성에 대하여 100 내지 200㎚/min의 에칭 속도가 적당하다고 생각이 된다. 여기에 사용된 엔드 포인트의 제어는 에칭될 물질이 모두 제거되는 경우에 반응의 종료에 의해 발광의 세기의 변화 및 그 미분치에 기초하여 에칭의 정지를 제어하는 것을 의미한다.
그러므로, 본 발명의 목적은 게이트 전극의 사각(beveling), 측방 에칭 및 노치와 같은 형상 불량의 발생을 감소시킬 수 있는 폴리사이드 막을 드라이 에칭하기 위한 방법을 제공하는 것이다.
본 발명에 따라 반도체 기판 상에 제공되는 폴리실리콘 막과 상기 폴리실리콘 막 상에 제공되는 금속 실리사이드 막의 2중 막으로 구성되는 폴리사이드 막을 드라이 에칭하기 위한 방법은 포토레지스트 막을 마스크로서 이용하여 불소계 가스를 포함하지 않는 제1 에칭 가스로 실리사이드 막을 에칭하는 제1 에칭 공정, 및 상기 제1 에칭 공정 후에 패터닝된 상기 금속 실리사이드 막과 상기 금속 실리사이드 막 상에 잔류하는 포토레지스트 막을 마스크로서 이용하여 염소계와 불소계 가스를 포함하지 않는 제2 에칭 가스로 폴리실리콘 막을 에칭하기 위한 제2 에칭 공정을 포함하고 있다.
도 1은 종래 기술의 에칭 방법을 도시한 단면도.
도 2는 종래 기술의 에칭 방법에서 제1 에칭 단계의 종료시의 단면도.
도 3은 종래 기술의 에칭 방법에서의 문제점을 도시한 단면도.
도 4는 종래 기술의 에칭 방법에서의 문제점을 도시한 단면도.
도 5는 종래 기술의 에칭 방법에서의 문제점을 도시한 단면도.
도 6은 종래 기술의 에칭 방법에서의 문제점을 도시한 단면도.
도 7은 본 발명을 도시한 단면도.
도 8은 본 발명에 사용되는 드라이 에천트(dry echant)의 구성을 도시한 도면.
도 9는 본 발명의 제1 에칭 단계의 종료시의 단면도.
도 10은 본 발명의 제2 에칭 단계의 종료시의 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판(반도체 기판)
2 : 게이트 절연막
3 : 도프된 폴리실리콘 막
4 : 텅스텐 실리사이드 막(금속 실리사이드막)
5 : 텅스텐 폴리사이드 막(폴리사이드 막)
6 : 포토레지스트 패턴
본 발명의 상술한 그리고 다른 목적, 특징 및 장점은 첨부된 도면과 함께 다음의 상세한 설명을 참조하면 더 명백히 알 수 있다.
도 7 내지 도 10을 참조하여 본 발명의 제1 실시예를 설명하겠다. 도 7에 도시한 바와 같이, 에칭될 샘플은 실리콘 기판(1), 약 10㎚ 두께의 게이트 절연막(2), 인(P)와 같은 다량의 불순물을 도핑하여 저저항이 될 도핑된 실리콘 막(3), 텅스텐 실리사이드(WSi) 막(4) 및 포토레지스트 패턴(6)으로 이루어진 적층 구조를 포함한다. 하부 도핑된 실리콘 막(3) 및 상부 텅스텐 실리사이드 막(4)가 텅스텐 폴리사이드 막(5)를 구성한다.
이 실시예에 사용되는 드라이 에처(dry-etcher)는 상하부 전극에 고주파(RF) 전압을 인가하고 이 RF 전압의 위상차를 제어하는 기능을 갖는 RIE(반응성 이온 에칭) 기술을 이용하는 IEM(이온 에너지 변조) 시스템이라 부른다. 도 8에 도시한 바와 같이, 이 장치는 에칭될 샘플을 지지하는 에칭 스테이지(9), 하부 전극(10), 샤워 헤드(shower head)로서 기능하는 상부 전극(12), RF 테이블(13), 하부 전극(10)에 전원을 공급하기 위한 하부 전극 RF 전원(14), 상부 전극(12)에 전원을 공급하기 위한 상부 전극 RF 전원(15), 및 상하부 전극에 공급되는 RF 전압의 위상 차를 제어하기 위한 변조기(16)을 구비하고 있고, 약 1×1011㎝-3의 밀도의 플라즈마를 발생할 수 있다. 드라이 에칭 중에, RIE는 비등방성 에칭으로 분류되고 에칭 속도가 빠르게 진행되며, 이온이 깊이 방향으로만 충돌하기 때문에 에칭이 수직 방향으로 진행한다. 이 도면에서 도면 참조 번호(7, 8 및 11)은 드라이 에처에 공급될 원료 가스(material gas), 드라이 에처로부터의 배기 가스 및 에칭될 샘플로서의 실리콘 웨이퍼를 각각 나타낸다.
다음에, 텅스텐 폴리사이드 막(5)를 드라이 에칭하는 방법(게이트 전극을 형성하는 방법)이 설명되어 있다.
먼저 도 7에 도시한 바와 같이, 열 산화막의 게이트 절연막(2)가 실리콘 기판(1) 상에 형성되고 다음 도프된 실리콘 막(3)이 CVD(화학 기상 성장법)을 이용하여 게이트 절연막(2) 상에 형성된다. 다음에, 금속 실리사이드 막으로서의 텅스텐 실리사이드 막(4)는 PVD(진공 중에서 가스화된 물질로 표면을 피복하는 방법) 또는 CVD를 이용하여 도프된 실리콘 막(3) 상에 피착된다. 이것에 의해 도프된 실리콘 막(3) 및 텅스텐 실리사이드 막(4)가 텅스텐 폴리사이드 막(5)를 형성한다. 다음에, 텅스텐 실리사이드 막(4)의 표면에 포토레지스트를 도포하고 노광한 후에 현상하고 패터닝하여 게이트 전극의 형상에 대응하는 포토레지스트 패턴(6)을 형성한다. 이 실시예에서, 현상 후에 잔류 포토레지스트 막의 두께가 텅스텐 실리사이드 막(4)의 두께의 2배 이상으로 되도록 현상 조건을 설정한다. 이 값은 KrF 엑사이머 레이저 노광용 포토레지스트에 의해서도 쉽게 확보할 수 있다.
다음에, 상부 텅스텐 실리사이드 막(4)는 상술한 드라이 에처를 이용하여 하기 조건으로 제1 드라이 에칭이 행해진다.
제1 단계 에칭 조건
Cl2/O2=90/10 SCCM(Standard cubic centimeter per minute)
압력=10mT
상하부 전극용 RF 파워 = 600/100W
상하부 전극용 RF 위상차 = 180°
이 조건에서의 텅스텐 실리사이드 막(4)의 에칭 속도는 250㎚/min, 텅스텐 실리사이드 대 포토레지스트 선택비가 약 1 내지 1.3이다. 상기 선택비가 1.5 이상이면, 포토레지스트 막(6)으로부터 제공되는 피착이 감소하고 측방 벽 보호 효과가 약해져 결과적으로 텅스텐 실리사이드 막(4)의 측방 에칭이 발생한다(도 6 참조).
이 실시예에서 플라즈마 소스(플라즈마 원)로서는 ECR 또는 ICP(유도 결합 고주파 플라즈마)가 이용된다. 이와 같은 플라즈마 소스의 플라즈마 밀도가 종래의 조건하에서 1×1012내지 1×1013㎝-3정도로 높기 때문에, 소스 파워를 저하하고 바이어스를 증가시키는 조건을 시프트하여 텅스텐 실리사이드 막(4)의 에칭 속도를 250㎚/min 및 플라즈마 밀도를 1×1011㎝-3정도로 설정하는 것이 양호하다. 플라즈마 밀도가 너무 높으면, 플라즈마에 의한 피착의 재해리(re-dissociation)가 발생하기 쉽고 측벽 보호 효과가 저하하며, 이온 산란 속도 성분 및 라디칼 농도가 증가하여 측방 에칭이 용이하게 진행된다. 플라즈마 밀도가 1×1010㎝-3이고, 플라즈마 밀도가 부족하여 에칭 속도가 저하하기 때문에 통상의 RIE도 바람직하지 않다.
상술한 가장 좁은 공간인 텅스텐 실리사이드 막(4)의 드라이 에칭시에, 상기 텅스텐 실리사이드 막(4)를 완전히 제거하는데 필요한 시간에 소정의 시간 α를 가산한 시간 동안 드라이 에칭을 행한다(도 9 참조). 이 시간 동안 포토레지스트 패턴(6)이 상당히 제거되어도 도 9에 도시한 바와 같이 선택비가 최저 1인 경우에도 텅스텐 실리사이드 막(4)의 사각이 아직 시작되지 않는다. 다시 말하면, 사각 현상이 발생되지 않는 한 이 시점에 포토레지스트 막(6)의 두께가 마무리 얇아도 무방하다.
다음에, 하부 도프된 실리콘 막(3)은 하기 조건하에서 제2 드라이 에칭이 행해진다.
제2 단계 에칭 조건
HBr 단독 또는 HBr/O2=150SCCM
압력 = 100 mT
상하부 전극용 RF 파워=500/100W
상하부 전극의 RF 위상차=135°(상부 전극의 RF 위상은 진행하고 있다)
이 에칭 조건하에서 도프된 폴리실리콘 막(3)의 에칭 속도는 170㎚/min 이고, 게이트 절연막(산화막)에 대한 선택비는 약 60 내지 80이다. 상부 및 하부 전극의 위상차가 90°이거나 바이어스가 감소되면, 선택비가 더 높아진다. 이 제2 에칭에서 마스크의 역할을 부과한 것은 제1 에칭에서 드라이 에칭된 텅스텐 실리사이드(4)이기 때문에, 포토레지스트 패턴(6)이 이 드라이 에칭 중에 사라질 수 있다(도 10 참조). 이것은 텅스텐 실리사이드(4)의 에칭 속도가 3㎚/min 미만이고 텅스텐 실리사이드(4)는 도프된 폴리실리콘 막(3)의 하드 마스크로서 역할을 부과하기 때문이다. 포토레지스트 패턴(6)이 사라지면, 드라이 에칭 중에 포토레지스트로부터 카본이 분해되어 게이트 절연막(열 산화막:2)에 대한 선택비가 낮아지는 현상을 방지할 수 있는 효과가 기대된다.
HBr을 주체로 하는 에칭 가스나 Cl2및 HBr을 포함하는 에칭 가스를 사용하는 종래의 에칭 방법의 드라이 에칭에서는 ECR 플라즈마(1×1012내지 1×1013㎝-3의 플라즈마 밀도)와 같은 고밀도 플라즈마가 사용되기 때문에 라디칼 농도가 높아지고 비등방성을 잃기 쉽다(도 4 참조). 플라즈마 밀도가 높으면, 고 에너지를 갖는 많은 전자가 발생하고 차지-업이 발생하거나 게이트 절연막과의 계면에 노치가 발생하기 쉽다(도 3 참조). 또한, 라디칼 에칭시에 도프된 실리콘 막의 질이나 도펀트의 양에 에칭 속도가 상당히 민감하다(도핑 전후의 에칭 속도 변화가 20 내지 40%이다).
이에 대하여, HBr 가스 단독 또는 HBr/O2가스를 이용하는 이 실시예의 드라이 에칭에서 플라즈마 밀도가 1×1011㎝-3정도이기 때문에, 라디칼 농도는 고밀도 플라즈마에 비해 낮아서 실리콘 웨이퍼(11)에 평행한 산란 라디칼 속도 성분이 작아져 비등방성이 거의 손실되지 않는다. 고밀도 플라즈마의 이점이 있는 고 선택비도, 압력을 약 100mT로 설정하면 ECR 플라즈마 소스를 사용한 경우 것과 거의 동일한 값을 얻을 수 있다(폴리실리콘 대 산화막의 선택비에서 약 60 내지 100). 또한 라디칼 에칭이 이온 에너지를 낮추지 않고 억제되기 때문에, 에칭 속도는 도프된 실리콘 막(3)의 질과 도펀트의 양에 의해 거의 영향을 받지 않는다(도핑 전후의 에칭 속도 변화는 10 내지 20%이다).
하부 게이트 절연막(2)가 노출된 후, 오버 드라이 에칭이 동일한 조건하에서 계속된다. 게이트 절연막(2)의 노출은 EPD(종점 검출기)에 의해, 예를 들어 405㎚의 파장을 갖는 발광이 감소하기 시작하여 그 변화량(기울기)이 감소한 것으로 알 수 있고, 그것에 의해 정확한 에칭 시간을 결정할 수 있다. 막 두께를 환산할 때 예를 들어 100 내지 150㎚ 만큼 2단계 드라이 에칭에 의해 게이트 절연막(2)의 단차부(Step portion)에 도프된 폴리실리콘(3)이 남아있지 않고, 노치, 측방 에칭 또는 기판의 손상이 발생하지 않는다.
이 실시예의 드라이 에칭 방법에 따르면, 상기 에칭 가스계(etching gas system)를, 텅스텐 실리사이드 막(4)를 제거하지 않는 조건으로 설정하고, 텅스텐 실리사이드 막을 마스크로서 사용하여 드라이 에칭을 행하기 때문에, 포토레지스트 막의 두께 감소로 인한 금속 실리사아드 막의 사각 발생 현상을 완전히 방지할 수 있고 오버 에칭량이 잔류 포토레지스트 막에 의해 제한되는 것을 해소할 수 있다.
또한, 플라즈마 밀도가 제2 단계 에칭 조건에서 1×1011㎝-3정도로 설정되기 때문에, 고밀도 플라즈마가 사용되는 경우에 문제점이 되는 측방 에칭 및 노치 등의 형상 불량, 및 차지-업 등의 내압 불량의 원인을 다른 성능을 떨어뜨리지 않고 최소화할 수 있다.
또한, 제2 에칭 공정에서는 HBr 가스 단독 또는 HBr/O2가스가 사용되기 때문에, 도프된 실리콘(3)의 에칭 속도는 약 100 내지 200㎚/min로 할 수 있고 그 결과 종점 검출이 양호해진다.
다음에 본 발명의 제2 실시예를 설명하겠다. 이 실시예의 드라이 에칭이 상기 제1 실시예의 것과 다른 것은, 제1 실시예에서와 거의 동일한 제1 에칭을 종료한 후, 실리콘 웨이퍼(11)이 드라이 에처로부터 제거되고(도 8), 암모니아/과산화수소 처리 또는 황산/과산화수소 처리 등의 표면 청정 처리를 연속으로 행하는 점이다. 이 암모니아/과산화수소 처리 또는 황산/과산화수소 처리에 의해 텅스텐 실리사이드 막(4) 상에 잔류하고 있는 포토레지스트 막(6) 및 게이트 절연막(2)의 측벽 상의 피착물이 완전히 제거된다.
다음, 자연 산화막을 제거하기 위해, 실리콘 웨이퍼가 소정 시간(약 5초) 동안 제1 실시예에서와 거의 동일한 조건하에서 제3 에칭 공정이 행해진 후 제1 실시예에서와 거의 동일한 조건하에서 제2 에칭 공정이 행해진다. 제2 에칭 공정에 사용된 마스크가 포토레지스트 막(6)에는 없고 텅스텐 실리사이드 막(4)이기 때문에, 포토레지스트 막(6)으로부터 공급된 카본의 영향이 완전히 제거된다. 이 텅스텐 실리사이드 막(4)의 마스크는 에칭 후 제거할 필요가 없는 마스크이다.
이와 같이, 카본 영향이 완전히 제거되기 때문에, 폴리실리콘/산화막 선택비가 증가될 수 있고 이온 에너지를 감소하고 플라즈마 밀도를 증가시킬 필요가 없다. 그 결과, 종래 방법에서 종종 관찰되는 노치 및 측방 에칭 등의 형상 불량 및 차지-업 등의 내압 불량의 원인이 최소화될 수 있다.
제1 실시예에서와 거의 동일한 효과가 제2 실시예에서도 이루어질 수 있다. 또한, 포토레지스트 패턴(6)이 완전히 제거되기 때문에, 제1 실시예에서 보다 높은 폴리실리콘/산화막 선택비를 확보할 수 있다.
본 발명이 특징 실시예를 참조하여 설명되었지만, 이로 제한하려는 것은 아니다. 본 분야에 숙련된 기술자들은 본 발명을 여러 가지로 변형할 수 있다. 그러므로, 첨부된 특허 청구의 범위는 소정의 변형이나 실시를 본 발명의 범위에 있는 것으로 간주하고 있다.
Claims (12)
- 반도체 기판 상에 제공되는 폴리실리콘 막과 상기 폴리실리콘 막 상에 제공되는 금속 실리사이드 막의 2중 막으로 구성되는 폴리사이드 막을 드라이 에칭하기 위한 방법에 있어서,포토레지스트 막을 마스크로서 이용하여 불소계 가스를 포함하지 않는 제1 에칭 가스로 상기 실리사이드 막을 에칭하는 제1 에칭 공정, 및상기 제1 에칭 공정 후에 상기 패터닝된 금속 실리사이드 막과 상기 금속 실리사이드 막 상에 잔류하는 상기 포토레지스트 막을 마스크로서 이용하여 제2 에칭 가스로 상기 폴리실리콘 막을 에칭하기 위한 제2 에칭 공정을 포함하고 있는 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제1항에 있어서, 상기 제1 에칭 가스는 Cl2/O2가스 및 HCl/O2가스로 이루어지는 그룹으로부터 선택된 어느 한 가스인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제1항에 있어서, 상기 제2 에칭 가스는 HBr 가스 및 HBr/O2가스로 이루어지는 그룹으로부터 선택된 어느 한 가스인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제2항에 있어서, 상기 제2 에칭 가스는 HBr 가스 및 HBr/O2가스로 이루어지는 그룹으로부터 선택된 어느 한 가스인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제1항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제1항에 있어서, 상기 제2 에칭 공정에서 플라즈마 밀도가 1×1011㎝-3정도인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 반도체 기판 상에 제공되는 폴리실리콘 막과 상기 폴리실리콘 막 상에 제공되는 금속 실리사이드 막의 2중 막으로 구성되는 폴리사이드 막을 드라이 에칭하기 위한 방법에 있어서,포토레지스트 막을 마스크로서 이용하여 불소계 가스를 포함하지 않는 제1 에칭 가스로 상기 실리사이드 막을 에칭하는 제1 에칭 공정,상기 제1 에칭 공정 후에 상기 패터닝된 금속 실리사이드 막 상에 잔류하는 상기 포토레지스트 막을 제거하기 위한 포토레지스트 제거 공정, 및상기 제1 에칭 공정 후에 상기 패터닝된 금속 실리사이드 막을 마스크로서 이용하여 염소 가스 및 불소 가스를 포함하지 않는 제2 에칭 가스로 상기 폴리실리콘 막을 에칭하기 위한 제2 에칭 공정을 포함하고 있는 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제7항에 있어서, 상기 제1 에칭 가스는 Cl2/O2가스 및 HCl/O2가스로 이루어지는 그룹으로부터 선택된 어느 한 가스인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제7항에 있어서, 상기 제2 에칭 가스는 HBr 가스 및 HBr/O2가스로 이루어지는 그룹으로부터 선택된 어느 한 가스인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제8항에 있어서, 상기 제2 에칭 가스는 HBr 가스 및 HBr/O2가스로 이루어지는 그룹으로부터 선택된 어느 한 가스인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제7항에 있어서, 상기 금속 실리사이드는 텅스텐 실리사이드인 것을 텅스텐 실리사이드인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
- 제7항에 있어서, 상기 제2 에칭 공정에서 플라즈마 밀도가 1×1011㎝-3정도인 것을 특징으로 하는 폴리사이드 막의 드라이 에칭 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33190396A JP3165047B2 (ja) | 1996-12-12 | 1996-12-12 | ポリサイド膜のドライエッチング方法 |
| JP96-331903 | 1996-12-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980064087A true KR19980064087A (ko) | 1998-10-07 |
| KR100291154B1 KR100291154B1 (ko) | 2001-10-19 |
Family
ID=18248929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970068208A KR100291154B1 (ko) | 1996-12-12 | 1997-12-12 | 폴리사이드막의드라이에칭방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5994234A (ko) |
| JP (1) | JP3165047B2 (ko) |
| KR (1) | KR100291154B1 (ko) |
| CN (1) | CN1185029A (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107211A (en) * | 1999-04-26 | 2000-08-22 | Vanguard International Semiconductor Corporation | Split polysilicon process in CMOS image integrated circuit |
| KR100292412B1 (ko) * | 1999-07-14 | 2001-06-01 | 윤종용 | 폴리실리콘막에 대한 금속 실리사이드막의 식각선택비를 증가시키는 방법 및 이를 이용한 폴리실리콘막과 금속 실리사이드막의 적층막 식각방법 |
| US6174786B1 (en) * | 1999-11-23 | 2001-01-16 | Lucent Technologies, Inc. | Shallow trench isolation method providing rounded top trench corners |
| JP2001156045A (ja) | 1999-11-26 | 2001-06-08 | Kawasaki Steel Corp | 半導体装置の製造方法および製造装置 |
| US6514378B1 (en) | 2000-03-31 | 2003-02-04 | Lam Research Corporation | Method for improving uniformity and reducing etch rate variation of etching polysilicon |
| US6806201B2 (en) | 2000-09-29 | 2004-10-19 | Hitachi, Ltd. | Plasma processing apparatus and method using active matching |
| US7192532B2 (en) * | 2001-04-19 | 2007-03-20 | Tokyo Electron Limited | Dry etching method |
| CN1287430C (zh) | 2001-06-15 | 2006-11-29 | 东京毅力科创株式会社 | 干蚀刻方法 |
| JP4128509B2 (ja) * | 2003-09-26 | 2008-07-30 | Ｔｄｋ株式会社 | 情報記録媒体製造方法 |
| JP2006086295A (ja) * | 2004-09-15 | 2006-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| US20060168794A1 (en) * | 2005-01-28 | 2006-08-03 | Hitachi Global Storage Technologies | Method to control mask profile for read sensor definition |
| JP2007036018A (ja) * | 2005-07-28 | 2007-02-08 | Toshiba Corp | 半導体装置の製造方法 |
| US7544621B2 (en) * | 2005-11-01 | 2009-06-09 | United Microelectronics Corp. | Method of removing a metal silicide layer on a gate electrode in a semiconductor manufacturing process and etching method |
| JP4801553B2 (ja) * | 2006-09-28 | 2011-10-26 | 東京エレクトロン株式会社 | エッチング方法及び半導体デバイスの製造方法 |
| US7589005B2 (en) * | 2006-09-29 | 2009-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming semiconductor structures and systems for forming semiconductor structures |
| KR100849363B1 (ko) * | 2006-12-27 | 2008-07-29 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP4972594B2 (ja) * | 2008-03-26 | 2012-07-11 | 東京エレクトロン株式会社 | エッチング方法及び半導体デバイスの製造方法 |
| DE102010042229B4 (de) * | 2010-10-08 | 2012-10-25 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor |
| CN102372250B (zh) * | 2011-11-15 | 2015-02-18 | 苏州含光微纳科技有限公司 | 一种刻蚀金属钨材料的方法 |
| CN103824763B (zh) * | 2012-11-19 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 改善自对准接触孔的硅化钨双栅极边缘粗糙度的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680086A (en) * | 1986-03-20 | 1987-07-14 | Motorola, Inc. | Dry etching of multi-layer structures |
| JP3067289B2 (ja) * | 1990-08-14 | 2000-07-17 | 松下電器産業株式会社 | ドライエッチング方法 |
| US5160407A (en) * | 1991-01-02 | 1992-11-03 | Applied Materials, Inc. | Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer |
| US5338398A (en) * | 1991-03-28 | 1994-08-16 | Applied Materials, Inc. | Tungsten silicide etch process selective to photoresist and oxide |
| US5188980A (en) * | 1992-07-06 | 1993-02-23 | United Microelectronics Corporation | Inert gas purge for the multilayer poly gate etching improvement |
| JPH06338476A (ja) * | 1993-03-31 | 1994-12-06 | Tokyo Electron Ltd | プラズマ処理方法 |
-
1996
- 1996-12-12 JP JP33190396A patent/JP3165047B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-12 CN CN97121898A patent/CN1185029A/zh active Pending
- 1997-12-12 US US08/989,632 patent/US5994234A/en not_active Expired - Lifetime
- 1997-12-12 KR KR1019970068208A patent/KR100291154B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10172959A (ja) | 1998-06-26 |
| JP3165047B2 (ja) | 2001-05-14 |
| CN1185029A (zh) | 1998-06-17 |
| KR100291154B1 (ko) | 2001-10-19 |
| US5994234A (en) | 1999-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100291154B1 (ko) | 폴리사이드막의드라이에칭방법 | |
| US6461974B1 (en) | High temperature tungsten etching process | |
| US6451705B1 (en) | Self-aligned PECVD etch mask | |
| KR101476435B1 (ko) | 다중-레이어 레지스트 플라즈마 에치 방법 | |
| KR101111924B1 (ko) | 이중층 레지스트 플라즈마 에칭 방법 | |
| EP0439101B1 (en) | Dry etching method | |
| US5453156A (en) | Anisotropic polysilicon plasma etch using fluorine gases | |
| KR20030066673A (ko) | 반도체 구조에서 텅스텐 또는 질화 텅스텐 전극 게이트식각 방법 | |
| EP0954877B1 (en) | Method for reducing plasma-induced charging damage | |
| JP4351806B2 (ja) | フォトレジストマスクを使用してエッチングするための改良技術 | |
| KR100311487B1 (ko) | 산화막식각방법 | |
| US5685950A (en) | Dry etching method | |
| KR980012063A (ko) | 기판으로부터의 유기 반사 방지 코팅물 에칭 방법 | |
| US6787475B2 (en) | Flash step preparatory to dielectric etch | |
| US5968278A (en) | High aspect ratio contact | |
| KR100326818B1 (ko) | 실리콘층에칭방법및반도체장치형성방법 | |
| US6544896B1 (en) | Method for enhancing etching of TiSix | |
| KR20030040008A (ko) | 반도체 장치의 제조 방법 | |
| KR19990045272A (ko) | 실리콘 산화막으로부터실리콘 질화막을 선택적으로 식각하기 위한 방법 | |
| KR19990011466A (ko) | 반도체소자의 제조를 위한 건식식각방법 | |
| KR19990055775A (ko) | 트랜치를 이용한 반도체 소자의 소자분리 방법 | |
| KR0139072B1 (ko) | 접촉구멍에 플러그를 형성하는 공정을 갖는 반도체 장치 제조방법 | |
| KR100307220B1 (ko) | 반도체 소자의 마스크 제조방법 | |
| JP2004134521A (ja) | 半導体装置の製造方法 | |
| Huang et al. | Study of high density plasma etch for borderless contact to solve bottom anti-reflective coating defect for beyond 0.18/spl mu/m VLSI technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130227 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20140220 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |