KR19980060638A

KR19980060638A - Manufacturing Method of Semiconductor Device

Info

Publication number: KR19980060638A
Application number: KR1019960080000A
Authority: KR
Inventors: 남상균; 김창남
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07

Abstract

본 발명은 반도체소자의 제조 방법에 관한 것으로서, MOS FET의 게이트 전극과 반도체기판의 소오스/드레인 영역을 연결시키는 내부연결배선을 실리사이드 공정을 이용하는 것으로서, MOS FET 형성되어 있는 반도체기판의 전표면에 실리사이드 가능한 금속막을 형성하고, 이를 열처리하여 게이트전극과 반도체기판의 표면에 실리사이드막을 형성한 후에 상기 금속층상에 내부연결 배선용 식각마스크를 형성하여 이를 마스크로 다른 부분의 금속층을 제거하여 실리사이드막과 금속층 패턴으로된 내부연결배선을 형성하였으므로, 게이트전극과 소오스/드레인 영역상에 실리사이드막이 형성되어 있어 면저항이 감소되고, 한번의 식각 공정으로 형성하므로 공정이 간단하고, 후속 금속배선 콘택 공정시 접합의 스파이크나 손상등을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a silicide process is used to connect internal connection wirings connecting a gate electrode of a MOS FET to a source / drain region of a semiconductor substrate, and a silicide is formed on the entire surface of the semiconductor substrate on which the MOS FET is formed. Form a metal film, and heat-treat it to form a silicide film on the surface of the gate electrode and the semiconductor substrate, and then form an etch mask for internal connection wiring on the metal layer. Since the internal interconnection wiring is formed, the silicide film is formed on the gate electrode and the source / drain regions, thereby reducing the sheet resistance and forming it in one etching process. Process yield and It is possible to improve the reliability of operation.

Description

Manufacturing Method of Semiconductor Device

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 상부 실리콘 배선과 기판을 연결하는 지역 내부 연결(local inter connection) 공정에서 실리레이션 금속을 이용함으로서 마스킹 작업을 용이하게 하고, 기판의 손상을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, by using a silicide metal in a local inter connection process for connecting an upper silicon wiring and a substrate to facilitate masking and to prevent damage to the substrate. The present invention relates to a method for manufacturing a semiconductor device capable of improving process yield and reliability of device operation.

최근 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막패턴의 미세화가 필수 요건이며, 상기의 반도체 장치의 고집적화는 회로 소자 및 상기 회로 소자들을 접속시키기 위한 배선들을 되도록 좁은 영역에 정확하게 형성하는가에 좌우된다. 상기 회로 소자들 및 배선들 등을 고밀도로 형성하기 위해서는, 먼저 패턴 식각 공정에서 식각 장벽으로 이용되는 감광막패턴을 미세하게 형성하여야 한다.In recent years, the trend of high integration of semiconductor devices has been greatly influenced by the development of the fine pattern formation technology, and the miniaturization of the photoresist pattern, which is widely used as a mask such as an etching or ion implantation process, is essential in the manufacturing process of the semiconductor device. The high integration of the semiconductor device of the semiconductor device depends on whether the circuit element and the wirings for connecting the circuit elements are accurately formed in a narrow area as much as possible. In order to form the circuit elements, the wirings, and the like with high density, first, a photoresist pattern used as an etch barrier in the pattern etching process should be finely formed.

상기 감광막패턴은, 통상적으로 감광막의 도포, 노광, 및 현상의 공정에 의하여 형성된다. 상기 노광공정은 노광마스크에 의하여 선택적으로 노출되어서는 감광막의 표면에 광을 조사하는 사진 전사 장치 또는 축소노광 장치(Step and Repeat; 이하 스테퍼라 함)에 의하여 수행된다. 상기 스테퍼가 얼마 만큼 미세하게 감광막패턴을 형성할 수 있는가의 척도를 스테퍼의 분해능이라 한다.The said photosensitive film pattern is normally formed by the process of application | coating, exposure, and image development of a photosensitive film. The exposure process is performed by a photo transfer device or a reduction exposure apparatus (Step and Repeat (hereinafter referred to as a stepper)) that irradiates light onto the surface of the photosensitive film to be selectively exposed by an exposure mask. The measure of how finely the stepper can form the photosensitive film pattern is called the resolution of the stepper.

상기 분해능(R)은 스테퍼의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.The resolution R is proportional to the wavelength [lambda] and the process variable k of the light source of the stepper, and inversely proportional to the lens aperture (NA, numerical aperture) of the exposure apparatus.

{R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수}{R = k * λ / NA, R = resolution, λ = wavelength of light source, NA = number of apertures}

여기서 상기 스테퍼의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 스테퍼의 공정 분해능이 각각 약 0.7, 0.5μm 정도가 한계이고, 0.5μm 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra viotet; DUV), 예를 들어 파장이 248nm인 KrF 레이저나 193nm인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하기도 한다.In this case, the wavelength of the light source is reduced to improve the photo resolution of the stepper. For example, the process resolution of the G-line and i-line steppers having wavelengths of 436 and 365 nm is about 0.7 and 0.5 μm, respectively. In order to form a fine pattern of 0.5 μm or less, an exposure apparatus using a deep ultra-violet (DUV), for example, a KrF laser having a wavelength of 248 nm or an ArF laser having a wavelength of 193 nm, may be used as a light source.

그리고 노광 마스크는 상기 스테퍼의 광분해능보다 큰 이격 거리에 배열된 광차단패턴들을 구비하여야 한다. 이는 상기 광차단패턴들간의 거리-스페이스-가작은 사이즈인 경우 광의 회절에 의하여 감광막의 표면이 원하는 영역 보다 더 크게 노광 되어 패턴 이미지 콘트라스트가 떨어지기 때문이다.The exposure mask must have light blocking patterns arranged at a separation distance greater than the photo resolution of the stepper. This is because, when the distance-space-small size between the light blocking patterns is small, the surface of the photoresist film is exposed to a larger size than the desired area by diffraction of light, thereby reducing the pattern image contrast.

또한 다층의 배선을 가지는 반도체소자에서는 상하의 배선을 연결하는 콘택의 크기와 주변 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가되어 공정마진을 감소시킨다.In addition, in a semiconductor device having a multilayer wiring, the size of the contact connecting the upper and lower wirings and the distance between the peripheral wiring are reduced, and the aspect ratio, which is the ratio of the diameter and the depth of the contact hole, is increased to reduce the process margin.

상기 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광 공정시의 렌지 왜곡(lens distortion), 마스크 제작 및 사진 식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 여러 가지 요인들을 고려하여야 하므로, 콘택홀 자체의 크기 및 간격이 넓어져 소자의 고집적화가 어려워져 현재의 장비로는 어느 정도 이하 크기의 미세 패턴, 예를 들어 0.4μm 이하의 미세 콘택홀 형성이 매우 어렵다.The contact hole has misalignment tolerance during mask alignment, lens distortion during exposure process, critical dimension variation during mask fabrication and photolithography process, and between masks to maintain spacing. Since various factors such as registration, etc. must be taken into consideration, the size and spacing of the contact hole itself become wider, which makes it difficult to integrate the device. As a result, the micro-pattern of a certain size or less, for example, 0.4 μm or less It is very difficult to form a fine contact hole.

도 1은 종래 기술의 실시 예에 따른 반도체소자의 단면도로서, 지역적 내부 연결중 별도의 다결정 실리콘층에 의해 그 하부의 게이트전극과 반도체기판을 연결시키는 버리드 콘택이 형성되어 있는 경우의 예이다.1 is a cross-sectional view of a semiconductor device according to an exemplary embodiment of the present invention, in which a buried contact connecting a gate electrode and a semiconductor substrate below is formed by a separate polycrystalline silicon layer among local internal connections.

먼저, 소정 도전형, 예를 들어 p형 반도체기판(10)상의 일측에 소자분리 산화막(12)이 형성되어 있고, 타측의 반도체기판(10)에 p⁺형 활성영역(14)이 형성되어 있으며, 상기 활성영역(14)의 일측 상부에 게이트 산화막(16)과 게이트전극인 제1 다결정 실리콘층(18) 패턴이 형성되어 있고, 상기 제1 다결정실리콘층(18) 패턴과 그에 접한 부분에 노출되어 있는 반도체기판(10)의 n⁺형 활성영역(14)과 동시에 접촉되는 제2 다결정 실리콘층(20) 패턴이 형성되어 있다.First, an element isolation oxide film 12 is formed on one side of a predetermined conductive type, for example, a p-type semiconductor substrate 10, and a p ⁺ type active region 14 is formed on the other side of the semiconductor substrate 10. A gate oxide layer 16 and a pattern of the first polycrystalline silicon layer 18 serving as the gate electrode are formed on one side of the active region 14, and are exposed to the first polycrystalline silicon layer 18 pattern and a portion thereof in contact with the first polycrystalline silicon layer 18. A second polycrystalline silicon layer 20 pattern is formed in contact with the n ⁺ type active region 14 of the semiconductor substrate 10.

상기의 버리드 콘택은 반도체기판의 콘택 영역과 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하, MOS FET라 칭함)의 게이트전극을 연결시키는 것으로서, 상기 반도체기판(10)을 노출시키기 위하여 콘택마스크를 형성한 후에 제1 다결정실리콘층으로 콘택을 형성하였으므로, 반도체기판의 표면이 식각이 노출되어 손상되므로, 소자 동작의 신뢰성이 떨어지는 문제점이 있다.The buried contact connects the contact region of the semiconductor substrate and the gate electrode of a metal oxide semiconductor field effect transistor (hereinafter, referred to as a MOS FET), and exposes the contact to expose the semiconductor substrate 10. Since the contact is formed with the first polysilicon layer after the mask is formed, the surface of the semiconductor substrate is exposed and damaged by etching, thereby reducing the reliability of device operation.

또한 도 2에 도시되어 있는 바와 같이 SRAM 소자의 노드 콘택의 경우에는, 종래의 기술의 다른 실시 예로는 제1 다결정실리콘층 패턴과 반도체기판의 중첩되는 상부에 콘택 마스크를 형성하고, 순차적으로 식각하여 콘택홀을 형성한 후, 제2 다결정 실리콘층으로 연결시키는 방법이 있는데, 이 방법은 공정이 복잡하여 수율이 떨어지는 다른 문제점이 있다.In addition, as shown in FIG. 2, in the case of a node contact of an SRAM device, according to another embodiment of the related art, a contact mask is formed on an overlapping upper portion of a first polysilicon layer pattern and a semiconductor substrate, and sequentially etched. After forming the contact hole, there is a method of connecting to the second polycrystalline silicon layer, which has another problem that the process is complicated and the yield is low.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명은 Ti을 열처리하여 실리콘과 반응시켜 일부를 TiSi₂으로 형성한 후에 내부연결 배선용 마스크를 사용하여 Ti막을 패턴닝함으로서 한번의 식각 공정으로 지역적 내부 연결배선을 형성하여 공정이 간단하고, 기판의 손상을 방지하며, Ti-실리사이드막에 의해 반도체기판의 활성영역과 게이트전극의 면저항이 감소되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.The present invention is to solve the above problems, the present invention is to heat the Ti to react with silicon to form a portion of TiSi ₂ and then by using a mask for the interconnection interconnection patterning the Ti film by a single etching process by local etching A semiconductor that can simplify the process by forming internal connection wiring, prevent damage to the substrate, and reduce the sheet resistance of the active region and the gate electrode of the semiconductor substrate by the Ti-silicide film to improve process yield and reliability of device operation. The present invention provides a method for manufacturing a device.

도 1은 종래 기술의 실시예에 따른 내부 콘택이 형성되어 있는 상태의 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device in a state in which internal contacts are formed according to a prior art embodiment.

도 2는 종래 기술에 따른 내부 콘택이 형성되는 SRAM 소자의 회로도.2 is a circuit diagram of an SRAM device in which internal contacts are formed according to the prior art.

도 3a 내지 도 c도는 본 발명에 따른 반도체소자의 제조 공정도.3a to c is a manufacturing process diagram of a semiconductor device according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10:반도체기판12:소자분리 산화막10: semiconductor substrate 12: device isolation oxide film

14:n⁺형 활성영역16:게이트 산화막14: n ⁺ type active region 16: gate oxide film

18:제1다결정 실리콘층20:제2다결정실리콘층18: first polycrystalline silicon layer 20: second polycrystalline silicon layer

22:게이트전극24:스페이서22: gate electrode 24: spacer

26:소오스/드레인 영역28:Ti 막26 source / drain region 28 Ti film

30:Ti-실리사이드막30: Ti-silicide film

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 반도체기판 상에 MOS FET를 형성하는 공정과, 상기 구조의 전표면에 실리사이드 가능한 금속층을 형성하는 공정과, 상기 구조의 반도체기판을 열처리하여 상기 금속층과 접촉되는 부분의 실리콘과 반응시켜 실리사이드막을 형성하는 공정과, 상기 금속층상에 상기 게이트전극과 반도체기판을 연결하는 내부 연결 배선용 마스크를 형성하는 공정과, 상기 마스크를 사용하여 노출되어 있는 금속층을 제거하고, 마스크를 제거하여 상기 게이트전극과 반도체기판을 연결시키는 금속층 패턴으로된 내부연결배선을 형성하는 공정을 구비함에 있다.A semiconductor device manufacturing method according to the present invention for achieving the above object is a step of forming a MOS FET on the semiconductor substrate, a step of forming a silicide-capable metal layer on the entire surface of the structure, and Heat-treating the semiconductor substrate to react with silicon in the portion in contact with the metal layer to form a silicide film, forming a mask for internal connection wiring connecting the gate electrode and the semiconductor substrate on the metal layer, and using the mask And removing an exposed metal layer, and removing a mask to form an internal connection wiring having a metal layer pattern connecting the gate electrode and the semiconductor substrate.

이하, 본 발명에 따른 반도체소자의 제조 방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 제조공정도이다.3A to 3C are manufacturing process diagrams of a semiconductor device according to the present invention.

먼저, 실리콘 웨이퍼 반도체기판(10)상에 소자분리 산호막(12)을 형성하고, 게이트 산화막(16)과, 실리콘층 패턴으로된 게이트전극(22), 절연 스페이서(24) 및 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조의 소오스/드레인 영역(26)으로 구성되는 MOS FET를 형성한다(도 3a 참조).First, a device isolation coral film 12 is formed on a silicon wafer semiconductor substrate 10, and a gate oxide film 16, a gate electrode 22, an insulating spacer 24, and an L.D. A MOS FET composed of a source / drain region 26 having a lightly doped drain (hereinafter referred to as LDD) structure is formed (see FIG. 3A).

그 다음 상기 구조의 전표면에 Ti막(28)을 소정 두께, 예를 들어 300~1000Å정도 두께로 형성한다. 이때 상기 Ti막(28)은 공정 조건에 따라 Ti/TiN 적층막으로 형성할 수도 있으며, 이때는 서로 동일한 두께로 형성하고, Ti막(28) 대신 실리사이드 가능한 금속, 예를 들어 Ta, W, MO, Pt, Ni, Co 등을 사용할 수도 있다.Then, a Ti film 28 is formed on the entire surface of the structure to a predetermined thickness, for example, about 300 to 1000 mm thick. In this case, the Ti film 28 may be formed of a Ti / TiN laminated film according to the process conditions, and in this case, the Ti film 28 may be formed to have the same thickness and may be silicided instead of the Ti film 28, for example, Ta, W, MO, Pt, Ni, Co, etc. can also be used.

그후, 상기 구조의 기판(10)을 소정의 열처리 방법, 예를 들어 600~700℃ 정도의 온도에서 30초~2분간 급속 열처리하여 상기 Ti막(28)과 접촉되고 있는 반도체기판(10)과 게이트전극(22)의 실리콘 Ti와 결합시켜 Ti-실리사이드막(30)을 형성한다. 이때 상기 Ti막(28)의 일부는 실리사이드 화하지 않고 남게 된다.Thereafter, the substrate 10 having the above structure is rapidly heat-treated at a predetermined heat treatment method, for example, at a temperature of about 600 to 700 ° C. for 30 seconds to 2 minutes, and the semiconductor substrate 10 is in contact with the Ti film 28. Ti-silicide layer 30 is formed by bonding with silicon Ti of gate electrode 22. At this time, part of the Ti film 28 is left without being silicided.

그 다음 상기 Ti막(28)상에 내부연결배선용 마스크인 감광막패턴(32)을 형성한다(도 3b 참조).Then, on the Ti film 28, a photosensitive film pattern 32, which is a mask for internal connection wiring, is formed (see FIG. 3B).

그후, 상기 감광막패턴(32)에 의해 노출되어 있는 Ti막(28)을 제거하고 상기 감광막패턴(32)을 제거하면, 상기 남아 있는 Ti막(28) 패턴이 내부 연결 배선이 된다. 더욱이 상기 Ti-실리사이드막(30)에 의해 게이트전극(22)과 소오스/드레인영역(26)의 면저항이 감소된다(도 3c 참조).Thereafter, when the Ti film 28 exposed by the photosensitive film pattern 32 is removed and the photosensitive film pattern 32 is removed, the remaining Ti film 28 pattern becomes an internal connection wiring. In addition, the sheet resistance of the gate electrode 22 and the source / drain regions 26 is reduced by the Ti-silicide layer 30 (see FIG. 3C).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조 방법은 MOS FET의 게이트전극과 반도체기판의 소오스/드레인 영역을 연결시키는 내부연결배선을 실리사이드 공정을 이용하는 것으로서, MOS FET 형성되어 있는 반도체기판의 전표면에 실리사이드 가능한 금속막을 형성하고, 이를 열처리하여 게이트전극과 반도체기판의 표면에 실리사이드막을 형성한 후에 상기 금속층상에 내부연결배선용 식각 마스크를 형성하여 이를 마스크로 다른 부분의 금속층을 제거하여 실리사이드막과 금속층 패턴으로된 내부연결배선을 형성하였으므로, 게이트전극과 소오스/드레인 영역 상에 실리사이드막이 형성되어 있어 면저항이 감소되고, 한번의 식각 공정으로 형상하므로 공정이 간단하고, 후속 금속배선 콘택 공정시 접합의 스파이크나 손상등을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, the method for manufacturing a semiconductor device according to the present invention uses a silicide process for interconnecting interconnections connecting the gate electrode of the MOS FET and the source / drain regions of the semiconductor substrate. A silicide-capable metal film is formed on the entire surface, and a heat treatment is performed to form a silicide film on the surfaces of the gate electrode and the semiconductor substrate, and then an etch mask for internal interconnection wiring is formed on the metal layer. Since internal interconnection wiring formed of a metal layer pattern is formed, a silicide film is formed on the gate electrode and the source / drain regions to reduce the sheet resistance and to form a single etching process, thus simplifying the process and joining the subsequent metal wiring contact process. To prevent spikes or damage It is advantageous to improve the process yield and reliability of the device operation.

Claims

Forming a MOS FET on the semiconductor substrate;

Forming a silicideable metal layer on the entire surface of the structure;

Heat-treating the semiconductor substrate having the structure to react with silicon in a portion connected to the metal layer to form a salicide film;

Forming an internal interconnection wiring mask connecting the gate electrode and the semiconductor substrate on the metal layer;

And removing an exposed metal layer by using the mask, and forming an internal connection wiring formed of a metal layer pattern connecting the gate electrode and the semiconductor substrate by removing the mask.

The semiconductor device manufacturing method according to claim 1, wherein the metal layer is formed of one material arbitrarily selected from the group consisting of Ti, Ta, W, MO, Pt, Ni, and Co.

The method of manufacturing a semiconductor device according to claim 1, wherein the metal layer is formed to a thickness of 300 to 1000 Å.

The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment step is rapidly performed at a temperature of about 600 to 700 ° C. for 30 seconds to 2 minutes.