KR19980052401A - Address generator - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
어드레스 발생장치Address generator
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
지연기와 곱셈기가 많이 필요하는 디지탈 필터에 있어서, 다수의 지연기와 곱셈기 대시 하나의 곱셈기와 램(RAM)으로 대체하는 경우 램에 저장된 계수와 신호값을 출력시키기 위하여 어드레스를 발생시키는 장치를 제공하고자 함In the digital filter that requires a lot of delay and multipliers, it is necessary to provide a device for generating an address to output coefficients and signal values stored in RAM when a plurality of delays and a multiplier dashes are replaced by a multiplier and a RAM.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
계수 값을 저장하는 제1 및 제2 저장수단과, 전이중 신호에 따라 제1 및 제2 저장수단으로부터 입력된 계수 중 하나를 선택하는 제1 선택수단과, 스테레오 신호를 입력받아 제1 선택수단으로부터 입력된 신호를 계수하는 제1 계수수단과, 스테레오 신호를 입력받아 순차적으로 계수하는 제2계수수단과, 모노신호 또는 스테레오 신호에 따라 제1 및 제2 계수수단으로부터 입력된 값 중 하나를 선택하는 제2 선택수단, 드레스를 출력하는 제3 저장수단을 구비한다.First and second storage means for storing coefficient values, first selection means for selecting one of coefficients input from the first and second storage means according to the full-duplex signal, and a stereo signal from the first selection means. Selecting one of a first counting means for counting an input signal, a second counting means for receiving a stereo signal and counting sequentially, and a value input from the first and second counting means according to a mono signal or a stereo signal And second storage means for outputting the dress.
4. 발명의 중요한 용도4. Important uses of the invention
오디오 신호처리 장치에 이용됨.Used in audio signal processing devices.
Description
본 발명은 디지탈 신호처리기(DSP : Digital Signal Processor)에서 사용되는 필터를 간단히 구현하기 위해 어드레스를 제공하는 어드레스 발생장치에 관한 것이다.The present invention relates to an address generator for providing an address for simply implementing a filter used in a digital signal processor (DSP).
도 1은 일반적인 적응적 디지탈 필터의 블럭 구성도로서, dq(k) 내지 dq(k-6)는 신호 값, b1(k-1) 내지 b6(k-1)는 계수, 11, 12는 지연기, 13, 14는 곱셈기, 15, 16, 17은 축적기를 각각 나타낸다.1 is a block diagram of a general adaptive digital filter, where dq (k) to dq (k-6) are signal values, b 1 (k-1) to b 6 (k-1) are coefficients, and 11 and 12 Are retarders, 13 and 14 are multipliers, and 15, 16 and 17 are accumulators, respectively.
도면에 도시된 바와같이 신호값 dq(k)는 직렬로 연결 다수의 지연기(11)를 거치면서 dq(k-1), dq(k-2), dq(k-3), dq(k-4), dq(k-5), dq(k-6)로 출력되면 각 지연기(11)의 출력은 각각의 곱셈기(13)에서 그에 해당하는 각각의 계수 b1(k-1)/ .... /b6(k-1)와 곱해지고, 상기 각 곱셈기(13)의 출력을 축적기(15)가 입력받아 축적값 sez(k)를 출력한다.As shown in the figure, the signal values dq (k) are connected in series through a plurality of delays 11, dq (k-1), dq (k-2), dq (k-3), dq (k). -4), dq (k-5), dq (k-6), the output of each retarder 11 has its respective coefficient b 1 (k-1) / .... multiplied by / b 6 (k-1), the accumulator 15 receives the output of each multiplier 13 and outputs the accumulated value s ez (k).
그리고, 축적기(16)가 전단계의 축적값 se(k)와 신호값 dq(k)를 더하여 sr(k) 를 출력하면 직렬로 연결된 다수의 지연기(12)는 상기 sr(k)를 지연시켜 se(k-1), se(k-2)를 출력한다. 상기 S(k-1), s(k-2)와 그에 해당하는 계수 a1(k-1)/ a2(k-2)를 각 곱셈기(14)가 곱하고, 그 곱셈기(14)의 출력과 상기 축적값 sez(k)을 축적기(17)가 입력받아 축적값 sez(k)를 출력한다.When the accumulator 16 outputs s r (k) by adding the accumulated value s e (k) and the signal value dq (k) of the previous stage, the plurality of delay units 12 connected in series are connected to the s r (k Delay) to output s e (k-1) and s e (k-2). The multiplier 14 multiplies S (k-1), s (k-2) and the corresponding coefficients a 1 (k-1) / a 2 (k-2) by the output of the multiplier 14. and the receiving the accumulated value s ez build up a (k) (17) outputs the accumulated value s ez (k).
상기와 같이 구성되는 디지틀 필터는 지연기와 곱셈기가 많이 필요하여 차지 하는 면적이 커지는 문제점이 있었다.The digital filter configured as described above has a problem in that an area occupied by a large number of delayers and multipliers is required.
그런데, 오디오 신호 처리(ASP : Audio Signal Prcessing)에서 대부분의 오디오 필터는 여러개의 필터가 쓰이고, 실시간이라도 빠른 속도를 요하지 않기 때문에 상기 다수의 지연기와 곱셈기를 사용하는 대신 하나의 곱셈기와 램(RAM)으로 대체하면 샘플구간을 여러개의 구간으로 나누어 다수의 곱셈과 덧셈을 하나의 연산기로 구현함이 가능하다.However, in audio signal processing (ASP), most audio filters use multiple filters and do not require high speed even in real time, so instead of using the multiple delayers and multipliers, one multiplier and a RAM are used. Substituting this, it is possible to divide a sample section into several sections and implement multiple multiplications and additions with one operator.
상기와 같이 램을 사용할 경우 복잡한 어드레스 발생을 요하는 어드레스 발생기가 필요하다.When using the RAM as described above, an address generator that requires complicated address generation is required.
따라서, 본 발명은 램에 저장된 계수와 신호값을 출력시키기 위하여 어드레스를 발생시키는 어드레스 발생장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an address generator for generating an address for outputting coefficients and signal values stored in a RAM.
도 1은 일반적인 적응적 디지탈 필터의 블럭도,1 is a block diagram of a typical adaptive digital filter,
도 2는 계수와 신호 값을 선택하는 어드레스 시퀸스의 다이어그램,2 is a diagram of an address sequence for selecting coefficients and signal values;
도 3은 점프 어드레스 맵핑 과정도,3 is a jump address mapping process diagram;
도 4는 본 발명에 따른 어드레스 발생기 블럭 구성도.4 is a block diagram of an address generator block according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
41, 42 : 롬(ROM)43, 46 : 다중화기41, 42: ROM 43, 46: Multiplexer
44, 45 : 계수기47 : 레지스터44, 45: counter 47: register
상기 목적을 달성하기 위한 본 발명은, 계수 값을 저장하는 제1 및 제2 저장수단; 외부로 부터 입력된 전이중 신호에 따라 상기 제1 및 제2 저장수단으로부터 입력된 계수 중 하나를 선택하는 제1 선택수단; 외부로부터 입력된 스테레오 신호를 클럭으로 입력받아 상기 제1 선택수단으로부터 입력된 신호를 계수하는 제1 계수수단; 상기 외부로 부터 입력된 스테레오 신호를 클럭으로 입력받아 순차적으로 계수하는 제2계수수단; 모노신호 또는 스테레오 신호에 따라 상기 제1 및 제2 계수수단으로부터 입력된 값 중 하나를 선택하는 어드레스를 상기 제 2저장수단과 외부로 출력하는 제2 선택수단; 및 상기 제1 계수수단의 출력을 상기 제2 계수수단의 출력에 따라 저장하여 제1 저장수단에 어드레스를 출력하는 제3 저장수단을 구비한 것을 특징으로 한다.The present invention for achieving the above object, the first and second storage means for storing the coefficient value; First selecting means for selecting one of coefficients input from said first and second storage means in accordance with a full-duplex signal input from the outside; First counting means for receiving a stereo signal input from an external device as a clock and counting a signal input from the first selecting means; Second counting means for receiving the stereo signal inputted from the outside as a clock and counting sequentially; Second selecting means for outputting an address for selecting one of values input from the first and second counting means to the second storing means and the outside according to a mono signal or a stereo signal; And third storage means for storing the output of the first counting means according to the output of the second counting means and outputting an address to the first storage means.
먼저, 본 발명의 기술적인 배경을 개략적으로 설명하면 파이포(FIFO : First In First Out) 형태의 지연기에서는 값들이 시프트되면서 마지막 무효값(lastinvalid)을 시프트시켜 출력하게 되는데 램을 사용할 경우에는 이 값이 새로운 입력값에 의해 덮여쓰이게(overwrite) 된다.First, the technical background of the present invention will be described in brief. In the case of a FIFO (First In First Out) type delayer, values are shifted and the last invalid value is shifted and output. The value is overwritten by the new input value.
그리고, 일반적 필터에서는 계수가 롬(ROM)에 저장되고, 신호값은 램에 있으므로 상기 계수와 신호값을 한 사이클에 읽어 연산을 수행한다. 그러나, 적응적 필터(adaptive filter)에서는 계수가 변환되기 때문에 신로값과 함께 램에 저장된 데이타를 읽는데 2 사이클이 걸린다.In the general filter, the coefficients are stored in the ROM, and the signal values are in the RAM. However, in an adaptive filter, because the coefficients are transformed, it takes two cycles to read the data stored in RAM along with the new value.
또한, 계수를 업데이트(update) 하는데는 어드레스를 바꿔가면서 데이타를 읽어 현재 입력 데이타와 연산후에 이루어지게 되고, 계수 저장후 계수와 신호값을 곱셉하여 축적기에 쌓아둔다.In addition, updating the coefficients is performed after the operation by reading data while changing addresses, and storing the coefficients by multiplying the coefficients and signal values and storing them in the accumulator.
그리고, 다음 샘플구간에서는 새로운 신호값을 무효값으로 찾아가 덮어쓰기 한다. 이러한 계수 없데이트를 위한 계수 어드레스와 신호값 어드레스, 새로운 신호값의 덮어쓰기를 위한 어드레스의 발생시간이 요구된다.In the next sample interval, the new signal value is found as an invalid value and overwritten. The generation time of the count address, the signal value address, and the address for overwriting the new signal value are required.
레지스터를 이용한 지연기는 읽기/쓰기 시간이 램을 사용한 경우보다 빠르지만 신호처리에서는 램의 읽기/쓰기 사이클에 영향을 받지 않는다.The register delay uses faster read / write times than RAM, but is not affected by RAM read / write cycles in signal processing.
이하, 첨부된 도 2 내지 도 4를 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 2 to 4.
도 2는 계수와 신호 값을 선택하는 어드레스 시퀸스의 다이어그램으로서, 상기 도 1의 적응적 필터에서 램에 저장된 dq(k) 내지 dq(k-6)는 신호 값, b1(k-1) 내지 b6(k-1)는 계수를 연산하는 경우에 그 어드레스 값을 계수와 신호값을 번갈아 가면서 읽기를 수행한다.2 is a diagram of an address sequence for selecting coefficients and signal values, wherein dq (k) to dq (k-6) stored in RAM in the adaptive filter of FIG. 1 are signal values, b 1 (k-1) to When b 6 (k-1) calculates a coefficient, it reads the address value alternately between the coefficient and the signal value.
따라서, 첫번째 샘플구간(i)에서 b1(k-1)(21)과 dq(k-1)(22)를 읽고, 상기 b1(k-1)(21)를 갱신(Update)하여 쓰기를 수행하며, 상기 b1(k-1)(21)과 b1(k-1)(22)를 곱셈한 후, 축적기(15)의 입력으로 하고, 다음 b2(k-1)(23)과 dq(k-1)(24)를 읽고, 상기 b2(k-1)(23)를 갱신하여 쓰기를 수행하며, 상기 b2(k-1)(23)과 dq(k-1)(24)를 곱셈후, 축적기(15)의입력으로 한다.Therefore, b 1 (k-1) (21) and dq (k-1) (22) are read in the first sample interval (i), and b1 (k-1) (21) is updated to write. And multiplying b1 (k-1) 21 and b1 (k-1) (22), using the input of accumulator 15, and then b 2 (k-1) 23 and dq (k-1) to read (24), performing the write to update the b 2 (k-1) ( 23) , wherein b 2 (k-1) ( 23) , and dq (k-1) ( After multiplying 24), the input of the accumulator 15 is made.
이렇게 하여 b6(k-1)(31)과 b6(k-1)(32)를 읽고, 상기 b(k-1)(31)를 갱신하여 쓰기를 수행하며, 상기 b6(k-1)(31)과 dq(k-6)(32)를 곱셈후, 축적기(15)의 입력으로 한다.In this way, b 6 (k-1) 31 and b 6 (k-1) 32 are read, and b (k-1) 31 is updated to write, and b 6 (k- 1) After multiplying 31 and dq (k-6) 32, the input of the accumulator 15 is made.
그러면, 두번째 샘플구간(ii)에서 새로운 신호값 dq(k) 내지 dq(k-1)내지 dq(k-6) 는 어드레스 값 32부터 덮어쓰기 되어 새로 갱신된 b1(k-1) 내지 b6(k-1)와 곱셉된다.Then, in the second sample interval (ii), the new signal values dq (k) to dq (k-1) to dq (k-6) are overwritten from the address value 32 and newly updated b 1 (k-1) to b Multiplied by 6 (k-1).
세 번째 샘플구간(iii)에서는 새로운 신호값 dq(k)의 dq(k-1)내지 b6(k-1)와 곱셈된다. 즉 신호값의 어드레스는 순환된다.In the third sample interval (iii), it is multiplied by dq (k-1) to b 6 (k-1) of the new signal value dq (k). In other words, the address of the signal value is circulated.
도 3 은 점프 어드레스 맵핑 과정도로서, 2개의 연산부를 구비한 시스템에서한 샘플연산이 끝나면 두 번째 단계의 연산을 수행하고, 어드레스 시퀸스는 첫 번째 단계와 같다.3 is a diagram of a jump address mapping process, in which a second operation is performed after a sample operation is completed in a system having two operation units, and an address sequence is the same as the first step.
한 샘플의 어드레스 시퀸스가 끝나면 다시 첫 번째 단계의 연산에 의해 다음 샘플의 어드레스 시퀀스를 갖게 된다. 이러한 단계간의 어드레스 점프는 프로그램 가능한 로직 어레이(PLA : Programmale Logic Array) 또는 롬으로 구현할 수 있다.When the address sequence of one sample is finished, the operation of the first step is performed again to obtain the address sequence of the next sample. The address jump between these steps can be implemented in a programmable logic array (PLA) or ROM.
그리고, 연산하는 샘플값이 스테레오일때는 신호값과 계수의 저장을 위한 영역을 2바이트에서 4바이트로 확장한다.When the sample value to be calculated is stereo, the area for storing signal values and coefficients is extended from 2 bytes to 4 bytes.
또한, 전이중 수행(full duplex operation)을 위해서는 상기 첫 번째 단계와 두 번째 단계의 점프 어드레스를 롬에 내장하여 부호화 어드레스의 마지막 어드레스가 복호화 어드레스의 처음을 가리키도록 할 수 있다.In addition, for full duplex operation, jump addresses of the first and second stages may be embedded in the ROM such that the last address of the coding address may indicate the beginning of the decoding address.
도 4는 본 발명에 따른 어드레스 발생장치의 블럭 구성도로서, 도면에서 41, 42는 롬(ROM : Read Only Memory), 43, 46은 다중화기, 44, 45는 계수기(Counter), 47은 레지스터를 각각 나타낸다.4 is a block diagram of an address generator according to an embodiment of the present invention, wherein 41 and 42 are ROMs (Read Only Memory), 43 and 46 are multiplexers, 44 and 45 are counters, and 47 are registers. Respectively.
제1 및 제2 롬(41, 42)은 레지스터(47)와 제2 다중화기(46)로부터 출력된 어드레스에 의해 저장된 계수 값을 출력한다.The first and second ROMs 41 and 42 output the coefficient values stored by the addresses output from the register 47 and the second multiplexer 46.
제1 다중화기(43)는 전이중 신호에 따라 제1 및 제2 롬(ROM)(41, 42)으로부터 출력된 데이타 중 하나를 선택하고, 제1 계수기(44)는스테레오 신호를 클럭으로 입력받아 상기 제1 다중화기(43)에서 선택되어 출력되는 계수 값을 카운트하여 출력한다.The first multiplexer 43 selects one of the data output from the first and second ROMs 41 and 42 according to the full-duplex signal, and the first counter 44 receives the stereo signal as a clock. The count value selected and output by the first multiplexer 43 is counted and output.
그리고, 제2 계수기(45)는 상기 스테레오 신호를 클럭으로 입력받아 카운트 하여 출력한다. 제2 다중화기(46)는 모노 신호 또는 스테레오 신호에 따라 상기 제1 및 제2 계수기(44, 45)의 카운트 값 중 하나를 선택하여 어드레스를 출력한다.Then, the second counter 45 receives the stereo signal as a clock and counts the outputs. The second multiplexer 46 selects one of the count values of the first and second counters 44 and 45 according to a mono signal or a stereo signal and outputs an address.
레지스터(47)는 상기 제2 계수기(45)의 출력값에 따라 상기 제1 계수기(44)의 카운트 값을 순차적으로 저장하고, 그 값을 상기 제1 롬(41)에 어드레스로 제공한다.The register 47 sequentially stores the count value of the first counter 44 according to the output value of the second counter 45, and provides the value to the first ROM 41 as an address.
상기와 같이 계수 어드레스와 신호값 어드레스는 순환하는데 신호값 어드레스의 시작 위치가 다르므로 계수기와 롬으로 구분하고, 다중화기를 이용하여 계수어드레스와신호값 어드레스를 번갈아 선택한다.As described above, the counting address and the signal value address are circulated, and since the start positions of the signal value addresses are different, they are divided into counters and ROMs, and the counting address and the signal value address are alternately selected using a multiplexer.
그리고, 계수 어드레스는 한 샘플 연산이 끝날 때 로드되고, 두 번째 단계의 시작 어드레스를 롬으로 코딩하여 카운팅하여, 스테레오 수행을 위해서는 계수기의 카운팅 동작을 2배로 하고, 다중화기가 입력되는 두 신호중 하나를 선택하기 위한 선택신호의 간을 2배로 낮춘다.The counting address is loaded at the end of one sample operation, and the counting is performed by coding the start address of the second step into a ROM, doubling the counting operation of the counter for stereo operation, and selecting one of the two signals inputted by the multiplexer. The interval between the selection signals to be lowered is doubled.
복호화를 위한 어드레스 점프를 위한 롬(ROM)의 출력을 다중화기의 입력으로 받아 전이중 수행을 위한 복호화 단계의 첫 번째 어드레스 값을 구해 다시 카운팅을 한다. 즉 하나의 롬(ROM)은 복호화 또 다른 하나는 복호화를 위한 저장수단으로 이용된다.The output of the ROM for the address jump for decoding is received as an input of the multiplexer, and the first address value of the decoding step for full-duplex execution is obtained and counted again. That is, one ROM is used as a storage means for decryption and the other is decrypted.
이상에서 설명한 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.As those skilled in the art to which the present invention described above belongs, various substitutions, modifications, and changes are possible without departing from the technical spirit of the present invention, and are not limited to the above-described embodiments and drawings. .
상기한 바와 같이 본 발명에 의하면, 여러 디지탈 필터 시스템 그리고 신호 프로세싱 시스템에 사용하는 필터의 전체 면적을 줄일 수 있는 효과가 있다.As described above, according to the present invention, it is possible to reduce the total area of the filter used in various digital filter systems and signal processing systems.
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