KR0149314B1 - Multi-channel oversampling half band filter of multi-stage - Google Patents

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Abstract

본 발명은 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터에 관한 것으로, 멀티-채널 입력 데이타를 입력시키기 위한 입력 인터페이스와, 채널별, 스테이지별 입력 데이타 및 시분할을 이용한 필터 연산 출력값을 저장하고 어드레스를 조정하는 기억부와, 외부로부터 입력된 제어 신호를 이용하여 출력 이득이 조정된 계수를 발생시키는 계수부와, 상기 기억부에 저장되어 있는 채널별, 스테이지별 데이타와 상기 계수부를 통해 출력되는 필터 계수를 입력받아 곱셈 연산을 수행하고 각 채널별, 스테이지별 연산합을 구하는 연산부와, 상기 연산부를 통해 구해진 이득이 조정된 입력 데이타를 시분할 순차배열(Time Share Sequency Array)에 따라 데이타 버스를 통해 상기 기억부에 입력시키고, 상기 기억부의 마지막 스테이지의 데이타를 단지 리드(Read)하여 데이타를 연산하며, 상기 마지막 스테이지 처리시의 상기 연산부의 출력 신호와 상기 기억부에 저장되어 있는 데이타를 다음 블럭과의 인터페이스를 위한 채널별 등간격 출력 포맷에 맞추어 출력시키는 버스 인터페이스로 구성되었으며, 멀티-채널, 멀티-스테이지를 구성할 경우 멀티-오더(Order)의 증가에 따른 칩 면적(Chip Area)의 증가 문제를 시분할 순차 배열과 더불어 데이타 버스 구조의 버스 인터페이스 구조를 사용함으로써 해결할 수 있도록 설계된 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터에 관한 것이다.The present invention relates to a multi-channel, multi-stage oversampling half-band filter having a data bus structure, and includes an input interface for inputting multi-channel input data, and a filter operation using input data and time division by channel and stage. A storage unit for storing an output value and adjusting an address, a coefficient unit for generating a coefficient having an output gain adjusted using a control signal input from an external device, channel-specific, stage-specific data and the coefficient stored in the storage unit; An operation unit for multiplying the filter coefficients output through the unit and performing a multiplication operation for each channel and stage, and a time share sequential array of the input data whose gain obtained through the operation unit is adjusted. The data of the last stage of the storage unit is inputted to the storage unit via a data bus. The data is calculated by simply reading the other, and outputting the output signal of the operation unit and the data stored in the storage unit in accordance with the channel-specific equal interval output format for the interface with the next block during the last stage processing. In the case of multi-channel and multi-stage, the bus interface structure of the data bus structure with time-division sequential arrangement to solve the problem of increase of chip area due to the increase of multi-order A multi-channel, multi-stage oversampling half-band filter with a data bus structure designed to be solved by using

Description

데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터Multi-channel, multi-stage oversampling half-band filter with data bus structure

제1도는 선형 위상 특성을 갖는 디지탈 필터의 진폭 특성도이고,1 is an amplitude characteristic diagram of a digital filter having a linear phase characteristic,

제2도는 종래 선입 선출(FIFO; First In First Out) 구조를 내장한 2-채널, 2-스테이지의 오버샘플링 하프 밴드 필터의 블럭도이고,2 is a block diagram of a two-channel, two-stage oversampling half-band filter with a built-in first in first out (FIFO) structure,

제3도는 본 발명의 실시예에 따른 데이타 버스 구조의 2-채널, 2-스테이지의 오버 샘플링 하프 밴드 필터의 블럭도이다.3 is a block diagram of a two-channel, two-stage oversampling half band filter of a data bus structure in accordance with an embodiment of the present invention.

본 발명은 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터에 관한 것으로서, 더 상세히 말하자면 디지탈 오디오 기기의 고해상도 시스템 구현을 위한 디지탈 필터의 일종으로서, 선입 선출(FIFO) 구조를 이용하지 않고 시분할 순차 배열(Time Share Sequence Array) 이용에 따른 채널(Channel)별, 스테이지(Stage)별 처리 배열, 마지막 스테이지의 기준 계수(Fundamental Coefficient) 조정 및 데이타 버스 구조를 통한 버스 인터페이스를 이용하여 칩의 면적을 줄이도록 설계된 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터에 관한 것이다.The present invention relates to a multi-channel, multi-stage oversampling half-band filter of a data bus structure. More specifically, the present invention relates to a first-in, first-out (FIFO) structure as a type of digital filter for implementing a high resolution system of a digital audio device. By using the time share sequence array, the chip is processed by using the channel-by-channel, stage-by-stage processing arrangement, adjusting the final coefficient of the last stage, and the bus interface through the data bus structure. A multi-channel, multi-stage oversampling half-band filter of a data bus structure designed to reduce the area of the circuit.

디지탈 신호 처리 기술의 진보에 따라서 CDP(Compact Disk Player), LDP(Laser Disk Player), MD(Mini Disk), DCC(Digital Compact Cassette)등 디지탈 오디오 기기의 보급이 급증하고 있고, 이러한 디지탈 오디오 기기의 보급에 있어서 기기의 고성능화, 소형화, 저가격화와 더불어 기능 다양화 및 시스템에 대한 다양한 추구가 모색되고 있다.With the advance of digital signal processing technology, the spread of digital audio devices such as CDP (Compact Disk Player), LDP (Laser Disk Player), MD (Mini Disk), DCC (Digital Compact Cassette) is increasing rapidly. In pursuit of high performance, miniaturization and low cost of equipment, diversification of functions and pursuit of various systems are being sought.

특히, 고해상도(High Resolution) 시스템 구현을 위한 디지탈 필터가 요구됨에 따라 선형 위상(Linear-Phase) 특성을 가진 유한 임펄스 응답(FIR; Finite Impulse Response) 구조의 하프 밴드 필터(HBF; Half Band Filter)가 사용되고 있다. 이와 같은 유한 임펄스 응답(FIR) 구조의 하프 밴드 필터(HBF)는, 선형 위상 특성(필터의 입출력의 위상차가 신호의 주파수에 비례하는 특성)을 갖고 있기 때문에 데이타 전송과 같은 파형 정보를 중요시하는 응용 회로에서 용이하게 사용될 수 있고, 피드백 루프를 필요로 하지 않는 비재귀형(Non-Recursive) 필터이기 때문에 안정성이 보장되는 장점이 있다.In particular, as a digital filter for implementing a high resolution system is required, a half band filter (HBF) having a finite impulse response (FIR) structure having linear phase characteristics is introduced. It is used. The half-band filter (HBF) having a finite impulse response (FIR) structure has a linear phase characteristic (a characteristic in which the phase difference between the input and output of the filter is proportional to the frequency of the signal), and therefore, an application that places importance on waveform information such as data transmission. Since it is a non-recursive filter that can be easily used in a circuit and does not require a feedback loop, stability is ensured.

또, 상기 유한 임펄스 응답(FIR) 구조의 하프 밴드 필터(HBF)는 주어진 진폭 특성을 주파수 축상에서 샘플링하여 필터 계수를 결정하며, 필터 계수 결정시 제로(ZERO)값을 가지고 샘플링 입력 데이타 사이를 보간(Interpolation)하여 오버샘플링(Oversampling)한 후, 계수의 반을 제로(ZERO)로 근사시키는 특성을 이용하여 디지탈 필터로 사용될 수 있다.In addition, the half-band filter (HBF) having a finite impulse response (FIR) structure determines a filter coefficient by sampling a given amplitude characteristic on a frequency axis, and interpolates between sampling input data with a zero value when determining the filter coefficient. After oversampling by Interpolation, the digital filter may be used to approximate half of the coefficients to zero.

제1도는 선형 위상 특성을 갖는 디지탈 필터의 진폭 특성도이다.1 is an amplitude characteristic diagram of a digital filter having a linear phase characteristic.

제1도에 도시되어 있듯이, 선형 위상 특성을 갖는 디지탈 필터는 임펄스 응답에 대한 계수(C0~C8) 중 기준(Fundamental) 계수(C4)를 제외한 짝수 계수는 모두 제로(ZERO)로 근사되는 진폭 특성을 가지고 있다.As shown in FIG. 1, the digital filter having the linear phase characteristic has an amplitude characteristic in which all the even coefficients except the fundamental coefficient C4 among the coefficients C0 to C8 for the impulse response are approximated to zero (ZERO). Have

그러므로, 상기한 진폭 특성을 통해 시분할(Time-Sharing)을 이용한 멀티-채널, 멀티-스테이지의 오버샘플링 디지탈 필터를 구현할 수 있다.Therefore, the above-described amplitude characteristics can implement a multi-channel, multi-stage oversampling digital filter using time-sharing.

예를 들어, 9-탭(Tap) 하프 밴드 필터의 구성시 임펄스 응답에 대한 계수(C0~C8) 중 기준(Fundamental) 계수(C4)를 제외한 짝수(even) 계수는 모두 제로(ZERO)로 근사되므로 전체 구성 탭 수는 홀수(odd)이어야 하고, 입력 데이타에 대해 제로 데이타를 보간함으로써 오버샘플링된 데이타(S8-i)는 하프 밴드 필터를 통과한 후에 데이타(Ln)가 된다.For example, in constructing a 9-tap half-band filter, all even coefficients except the fundamental coefficient C4 of the impulse response C0 to C8 are approximated to zero. Therefore, the total number of configuration taps must be odd, and the oversampled data S8-i become data Ln after passing through the half-band filter by interpolating zero data with respect to the input data.

상기 하프 밴드 필터를 통과한 데이타(Ln)의 크기를 수식으로 표현하면 다음과 같다.The magnitude of the data Ln passing through the half-band filter is expressed as follows.

이하, 첨부된 도면을 참조로 하여 종래의 선입 선출(FIFO) 구조를 내장한 멀티-채널, 멀티-스테이지의 오버샘플링 하프 밴드 필터(Oversampling HBF)에 대하여 설명하기로 한다.Hereinafter, a multi-channel, multi-stage oversampling half-band filter (Oversampling HBF) having a conventional first-in first-out (FIFO) structure will be described with reference to the accompanying drawings.

제2도는 종래 선입 선출(FIFO) 구조를 내장한 2-채널, 2-스테이지의 오버샘플링 하프 밴드 필터의 블럭도이다.2 is a block diagram of a two-channel, two-stage oversampling half band filter with a built-in first-in, first-out (FIFO) structure.

제2도에 도시되어 있듯이, 종래의 선입 선출 구조를 내장한 2-채널 2-스테이지의 오버샘플링 하프 밴드 필터의 구성은, 2-채널 입력 데이타(INPUT)를 입력시키기 위한 입력 인터페이스(1)와; 채널별, 스테이지별 입력 데이타 및 시분할을 이용한 필터 연산 출력값을 저장하는 정적 메모리(2)와; 상기 정적 메모리(2)의 어드레스를 채널별, 스테이지별로 조정하는 어드레스 디코더(3)와; 상기 입력 인터페이스(1)를 통해 입력된 데이타와 상기 정적 메모리(2)에 저장된 데이타를 입력받아 하나의 데이타를 선택하여 출력하는 제1멀티플렉서(4)와; 필터 계수(Filter Coefficient)를 기억하는 계수 메모리(5)와; 필터 이득을 제어하기 위해 외부의 마이컴 제어 신호(MICOM INPUT)를 인터페이스하는 마이컴 인터페이스(6)와; 상기 마이컴 인터페이스(6)를 통해 입력된 제어 신호를 이용하여 상기 계수 메모리(5)에 저장된 데이타를 조정함으로써 출력 이득을 제어하는 감쇠기(7)와; 상기 멀티플렉서(4)를 통해 출력되는 채널별, 스테이지별 데이타와 상기 감쇠기(7)를 통해 출력되는 계수를 입력받아 곱셈 연산을 수행하는 곰셈기(8)와; 상기 곱셈기(8)을 통해 출력되는 연산 결과를 계속적으로 누산함으로써 각 채널별, 스테이지별 연산합을 구하는 어큐뮬레이터(9)와; 상기 어큐뮬레이터(9)를 통해 구해진 채널별, 스테이지별 연산합 결과에 대해서 유효 비트 자리수까지 리밋(Limit) 및 라운드(Round)를 수행하는 트렁케이터(Truncator; 10)와; 상기 트렁케이터(10)의 연산 과정을 통해 구해진, 이득이 조정된 입력 데이타를 래치(Latch)하는 입력 래치(11)와; 상기 트렁케이터(10)의 연산 과정을 통해 구해진, 채널별, 스테이지별 연산 결과를 래치하는 스테이지 출력 래키(12)와; 상기 입력 래치(11)와 상기 스테이지 출력 래치(12)에 래치된 데이타 중 하나의 데이타를 선택하여 상기 정적 메모리(2)에 입력시키는 제2멀티플렉서(13)와; 상기 각 블럭간의 인터페이스를 위해 채널별 등간격 출력 포맷을 맞추도록 설계된 선입 선출(FIFO) 제어기(14)로 이루어져 있다.As shown in FIG. 2, the configuration of a two-channel two-stage oversampling half-band filter incorporating a conventional first-in, first-out structure includes an input interface 1 for inputting two-channel input data INPUT. ; A static memory 2 for storing input data for each channel and for each stage and filter output values using time division; An address decoder (3) for adjusting the address of the static memory (2) for each channel and for each stage; A first multiplexer (4) which receives data input through the input interface (1) and data stored in the static memory (2), selects and outputs one data; A coefficient memory 5 for storing filter coefficients; A microcomputer interface 6 for interfacing an external microcomputer control signal MICOM INPUT to control the filter gain; An attenuator (7) for controlling the output gain by adjusting data stored in the coefficient memory (5) by using a control signal input through the microcomputer interface (6); A multiplier (8) for performing multiplication operation by receiving channel-specific, stage-specific data output through the multiplexer (4) and coefficients output through the attenuator (7); An accumulator (9) for calculating the sum of operations for each channel and for each stage by continuously accumulating the operation results output through the multiplier (8); A truncator (10) for performing a limit and a round up to an effective bit digit with respect to a channel-by-stage arithmetic sum result obtained through the accumulator (9); An input latch (11) for latching the gain-adjusted input data obtained through the operation of the truncator (10); A stage output racket (12) for latching a calculation result for each channel and for each stage obtained through the calculation process of the truncator (10); A second multiplexer (13) for selecting one of the data latched in the input latch (11) and the stage output latch (12) and inputting the data into the static memory (2); It consists of a first-in, first-out (FIFO) controller 14 designed to match the equally spaced output format for each channel for the interface between the blocks.

상기한 정적 메모리(2)의 구성은 2-채널(Channel1, Channel2)로 이루어져 있고 상기 각 채널은 2-스테이지(Stage1, Stage2)로 이루어져 있다.The static memory 2 is composed of two channels (Channel1, Channel2) and each channel is composed of two-stage (Stage1, Stage2).

상기와 같이 구성된 종래의 선입 선출(FIFO) 구조를 내장한 2-채널 2-스테이지의 오버샘플링 하프 밴드 필터는 채널별, 스테이지별로 시분할 방식을 이용하도록 구성되어 있으며, 채널 출력 포맷을 맞추기 위해 선입 선출 제어기 또는 멀티플렉서와 더불어 여러단의 레지스터를 사용하고 있다.The two-channel two-stage oversampling half-band filter with the conventional first-in, first-out (FIFO) structure configured as described above is configured to use a time division method for each channel and stage, and is first-in-first-out to match the channel output format. Multiple registers are used with the controller or multiplexer.

그러나, 이와 같은 방법으로 멀티-채널, 멀티-스테이지를 구성할 경우 멀티 차수(Multi Order)의 증가에 따른 선입 선출 제어기(14) 블럭 및 스테이지 출력 래치(12) 블럭의 증가에 따라 칩(Chip)의 면적(Area)이 커지는 문제점이 발생한다.However, if a multi-channel or multi-stage is constructed in this manner, the chip is increased by increasing the first-in, first-out controller 14 block and stage output latch 12 block according to the increase of the multi order. The problem arises that the area of the lens becomes large.

따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 선입 선출(FIFO) 구조를 이용하지 않고 시분할 순차 배열(Time Share Sequence Array) 이용에 따른 채널(Channel)별 스테이지(Stage)별 처리 배열, 마지막 스테이지의 기준 계수(Fundamental Coefficient) 조정 및 데이타 버스 구조를 통한 버스 인터페이스를 이용하여 칩의 면적을 줄이도록 설계된 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터를 제공하는 데에 있다.Accordingly, an object of the present invention is to solve the conventional problems as described above, and does not use a first-in, first-out (FIFO) structure and uses a time-sharing sequence array for each channel stage. Provides a multi-channel, multi-stage oversampling half-band filter with a data bus structure designed to reduce chip area by using processing arrangements, final coefficient adjustment of the last stage, and bus interface through the data bus structure. It's there.

상기의 목적을 달성하기 위한 본 발명의 구성은, 멀티-채널 입력 데이타를 입력시키기 위한 입력 인터페이스와; 채널별, 스테이지별 입력 데이타 및 시분할을 이용한 필터 연산 출력값을 저장하고 어드레스를 조정하는 기억부와; 외부로부터 입력된 제어 신호를 이용하여 출력 이득이 조정된 계수를 발생시키는 계수부와; 상기 기억부에 저장되어 있는 채널별, 스테이지별 데이타와 상기 계수부를 통해 출력되는 필터 계수를 입력받아 곱셈 연산을 수행하고 각 채널별, 스테이지별 연산합을 구하는 연산부와; 상기 연산부를 통해 구해진 이득이 조정된 입력 데이타를 시분할 순차배열(Time Share Sequency Array)에 따라 데이타 버스를 통해 상기 기억부에 입력시키고, 상기 기억부의 마지막 스테이지의 데이타를 단지 리드(Read)하여 데이타를 연산하며, 상기 마지막 스테이지 처리시의 상기 연산부의 출력 신호와 상기 기억부에 저장되어 있는 데이타를 다음 블럭과의 인터페이스를 위한 채널별 등간격 출력 포맷에 맞추어 출력시키는 버스 인터페이스로 이루어져 있다.The configuration of the present invention for achieving the above object comprises an input interface for inputting multi-channel input data; A storage unit for storing input data for each channel and stage for each stage and filter operation output values using time division and adjusting addresses; A counting unit for generating a coefficient whose output gain is adjusted using a control signal input from the outside; An arithmetic unit configured to perform multiplication operations by receiving channel-specific data and stage-specific data stored in the storage unit and filter coefficients output through the coefficient unit, and to calculate arithmetic sum of each channel and stage; The gain-adjusted input data obtained through the operation unit is input to the storage unit via a data bus according to a time share sequence array, and data of the last stage of the storage unit is read only. And a bus interface for outputting the output signal of the operation unit and the data stored in the storage unit in accordance with the channel-specific equal interval output format for the interface with the next block during the last stage processing.

상기 기억부의 구성은, 채널별, 스테이지별 입력 데이타 및 시분할을 이용한 필터 연산 출력값을 저장할 수 있도록 멀티-채널, 멀티-스테이지로 구성된 제1메모리와; 상기 제1메모리의 어드레스를 채널별, 스테이지별로 조정하는 어드레스 디코더로 이루어져 있다.The storage unit includes: a first memory configured of a multi-channel and a multi-stage to store input data for each channel and stage, and filter operation output values using time division; An address decoder for adjusting the address of the first memory for each channel and for each stage.

상기 계수부의 구성은, 채널별, 스테이지별 필터 계수를 기억하는 제2메모리와; 필터 이득을 제어하기 위해 외부의 마이컴 제어 신호를 인터페이스하는 마이컴 인터페이스와; 상기 마이컴 인터페이스를 통해 입력된 제어 신호를 이용하여 상기 제2메모리에 저장된 데이타를 조정함으로써 출력 이득을 제어하는 감쇠기로 이루어져 있다.The coefficient unit has a second memory for storing filter coefficients for each channel and for each stage; A microcomputer interface for interfacing an external microcomputer control signal to control the filter gain; And an attenuator for controlling an output gain by adjusting data stored in the second memory using a control signal input through the microcomputer interface.

상기 연산부의 구성은, 상기 기억부의 제1메모리에 저장되어 있는 채널별, 스테이지별 데이타와 상기 계수부의 감쇠기를 통해 출력되는 필터 계수를 입력받아 곱셈 연산을 수행하는 제1연산기와; 상기 제1연산기를 통해 출력되는 연산 결과를 계속적으로 누산함으로써 각 채널별, 스테이지별 연산합을 구하는 제2연산기와; 상기 제2연산기를 통해 구해진 채널별, 스테이지별 연산합 결과에 대해서 유효 비트 자리수까지 리밋(Limit) 및 라운드(Round)를 수행하는 제3연산기로 이루어져 있다.The operation unit may include: a first operator configured to perform multiplication by receiving channel-specific and stage-specific data stored in the first memory of the storage unit and filter coefficients output through the attenuator of the coefficient unit; A second operator which calculates a sum of operations for each channel and each stage by continuously accumulating the operation result output through the first operator; The third operator performs a limit and a round up to the effective bit digit with respect to the channel-by-stage arithmetic result obtained through the second operator.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention in detail.

제3도는 본 발명의 실시예에 따른 데이타 버스 구조의 2-채널, 2-스테이지의 오버 샘플링 하프 밴드 필터의 블럭도이다.3 is a block diagram of a two-channel, two-stage oversampling half band filter of a data bus structure in accordance with an embodiment of the present invention.

제3도에 도시되어 있듯이, 본 발명의 실시예에 따른 데이타 버스 구조의 2-채널, 2-스테이지의 오버 샘플링 하프 밴드 필터의 구성은, 2-채널 입력 데이타(INPUT)를 입력시키기 위한 입력 인터페이스(15)와; 채널별, 스테이지별 입력 데이타 및 시분할을 이용한 필터 연산 출력값을 저장하고 어드레스를 조정하는 기억부(20)와; 외부로부터 입력된 제어 신호(MICOM INPUT)를 이용하여 출력 이득이 조정된 계수를 발생시키는 계수부(30)와; 상기 기억부(20)에 저장되어 있는 채널별, 스테이지별 데이타와 상기 계수부(30)를 통해 출력되는 필터 계수를 입력받아 곱셈 연산을 수행하고 각 채널별, 스테이지별 연산합을 구하는 연산부(40)와; 상기 연산부(40)를 통해 구해진 이득이 조정된 입력 데이타를 시분할 순차 배열(Time Share Sequency Arrey)에 따라 데이타 버스(DATA BUS)를 통해 상기 기억부(20)에 입력시키고, 상기 기억부(20)의 두 번째 스테이지의 데이타를 단지 리드(Read)하여 데이타를 연산하며, 상기 두 번째 스테이지 처리시의 상기 연산부(30)의 출력 신호와 상기 기억부(20)에 저장되어 있는 데이타를 다음 블럭과의 인터페이스를 위한 채널별 등간격 출력 포맷에 맞추어 출력시키는 버스 인터페이스(50)로 이루어져 있다.As shown in FIG. 3, the configuration of the two-channel, two-stage oversampling half-band filter of the data bus structure according to the embodiment of the present invention is an input interface for inputting two-channel input data (INPUT). 15; A storage unit 20 for storing input data for each channel and stage for each stage and filter operation output values using time division and adjusting addresses; A counting unit 30 for generating a coefficient in which an output gain is adjusted using a control signal MICOM INPUT input from the outside; Arithmetic unit 40 for multiplying the channel-specific, stage-specific data stored in the storage unit 20 and the filter coefficients outputted through the coefficient unit 30 to perform a multiplication operation, and obtain a sum of operations for each channel and stage. )Wow; The input data obtained by adjusting the calculation unit 40 is adjusted to be input to the storage unit 20 through a data bus according to a time share sequence array, and the storage unit 20 The data of the second stage is read only and the data is calculated. The output signal of the operation unit 30 and the data stored in the storage unit 20 during the second stage processing are compared with the next block. It consists of a bus interface 50 for outputting in accordance with the channel-specific equal interval output format for the interface.

상기 기억부(20)의 구성은, 채널별, 스테이지별 입력 데이타 및 시분할을 이용한 필터 연산 출력값을 저장할 수 있도록 2-채널(Channel1, Channel2), 2-스테이지(Stage1, Stage2)로 구성된 정적 메모리(21)와; 상기 정적 메모리(21)의 어드레스를 채널별, 스테이지별로 조정하는 어드레스 디코더(22)로 이루어져 있다.The storage unit 20 includes a static memory including two channels (Channel1, Channel2) and two stages (Stage1, Stage2) to store input data for each channel and stage, and filter operation output values using time division. 21); The address decoder 22 adjusts the address of the static memory 21 for each channel and for each stage.

상기 계수부(30)의 구성은, 채널별, 스테이지별 필터 계수를 기억하는 계수 메모리(31)와; 필터 이득을 제어하기 위해 외부의 마이컴 제어 신호(MICOM INPUT)를 인터페이스하는 마이컴 인터페이스(32)와; 상기 마이컴 인터페이스(32)를 통해 입력된 제어 신호를 이용하여 상기 계수 메모리(31)에 저장된 데이타를 조정함으로써 출력 이득을 제어하는 감쇠기(33)로 이루어져 있다.The configuration of the coefficient unit 30 includes a coefficient memory 31 which stores filter coefficients for each channel and for each stage; A microcomputer interface 32 for interfacing an external microcomputer control signal MICOM INPUT to control the filter gain; And an attenuator 33 for controlling the output gain by adjusting data stored in the coefficient memory 31 using the control signal input through the microcomputer interface 32.

상기 연산부(40)의 구성은, 상기 기억부(20)의 정적 메모리(21)에 저장되어 있는 채널별, 스테이지별 데이타와 상기 계수부(30)의 감쇠기(33)를 통해 출력되는 필터 계수를 입력받아 곰셈 연산을 수행하는 곱셈기(41)와; 상기 곱셈기(41)를 통해 출력되는 연산 결과를 계속적으로 누산함으로써 각 채널별, 스테이지별 연산합을 구하는 어큐뮬레이터(42)와; 상기 어큐뮬레이터(42)를 통해 구해진 채널별, 스테이지별 연산합 결과에 대해서 유효 비트 자리수까지 리밋 및 라운드를 수행하는 트렁케이터(43)로 이루어져 있다.The arithmetic unit 40 includes channel-specific and stage-specific data stored in the static memory 21 of the storage unit 20 and filter coefficients output through the attenuator 33 of the coefficient unit 30. A multiplier 41 for receiving an input and performing a sum operation; An accumulator (42) for calculating the sum of operations for each channel and for each stage by continuously accumulating the operation results output through the multiplier (41); The truncator 43 performs a limit and a round up to the effective bit digits for the channel-by-stage operation-by-stage calculation result obtained through the accumulator 42.

상기와 같이 이루어져 있는 본 발명의 실시예에 따른 데이타 버스 구조의 2-채널, 2-스테이지의 오버 샘플링 하프 밴드 필터의 동작은 다음과 같다.The operation of the two-channel, two-stage oversampling half-band filter of the data bus structure according to the embodiment of the present invention as described above is as follows.

먼저, 아래에 나타낸 표 1과 같이 시분할 순차 배열(Time Share Sequency Array)을 배치하여 데이타 버스를 통한 2-채널, 2-스테이지의 연산 처리를 가능하도록 하고, 마지막 스테이지에 해당하는 두 번째 스테이지(Stage2)의 기준(짝수) 계수(C4)가 `1'이 되도록하여 각 스테이지의 이득을 최적화한다.First, as shown in Table 1 below, a time-sharing sequence array is arranged to enable two-channel, two-stage arithmetic processing through a data bus, and a second stage corresponding to the last stage (Stage2). Optimizing the gain of each stage by setting the reference (even) coefficient C4 of < RTI ID = 0.0 >

처음 입력되는 입력 데이타(INPUT)는 입력 인터페이스(15)를 통해 상기 표 1에 도시된 처리 시간(55, 118)에서 데이타 버스(DATA BUS)에 입력되고, 이 때 계수부(30)의 계수 메모리(31)와 마이컴 인터페이스(32)를 통해 입력되는 데이타는 감쇠기(33)에서 이득이 조정된 계수가 되어 상기 입력 데이타(INPUT)와의 연산이 이루어진다.The first input data INPUT is input to the data bus DATA BUS at the processing times 55 and 118 shown in Table 1 through the input interface 15, and at this time, the count memory of the counter 30 Data input via the 31 and the microcomputer interface 32 is a coefficient whose gain is adjusted in the attenuator 33, and the data is calculated with the input data INPUT.

다음에, 연산부(40)의 어큐뮬레이터(42)를 통해 구해진 채널별, 스테이지별 연산합 결과를 트렁케이터(43)에서 트렁케이션(Truncation)한 후, 버스 인터페이스(50)를 통해 첫 번째 스테이지(Stage1)의 홀수계수에 대한 연산(처리 시간:2~43, 66~107)이 이루어지고 그 결과가 정적 메모리(20)에 저장(처리 시간:2, 66)된다.Next, the truncator 43 performs truncation of the channel-specific and stage-specific arithmetic results obtained through the accumulator 42 of the calculator 40, and then the first stage (through the bus interface 50). An operation (processing time: 2 to 43, 66 to 107) for odd coefficients of Stage 1) is made and the result is stored in the static memory 20 (processing time: 2, 66).

첫 번째 스테이지(Stage1)의 짝수 기준 계수의 연산(처리 시간:1, 44)은, 기억부(20)의 어드레스 디코더(22)에 지정된 상기 정적 메모리(21) 어드레스(Address)의 데이타와 연산되며, 첫 번째 스테이지(Stage1)의 연산 출력은 상기 버스 인터페이스(50)를 통해 래치(Latch)되었다가 두 번째 스테이지(Stage2) 연산(처리 시간:45~54, 56~65, 108~117, 119~128)이 이루어질 때 상기 정적 메모리(21)에 저장(처리 시간:45, 56, 108, 119)된다. 두 번째 스테이지(Stage2)의 연산은 다음 블럭과의 인터페이스를 위한 채널별 등간격 출력 포맷을 맞추기 위해 첫 번째 채널(Channel1)에 대한 연산이 처리 시간(45~54, 108~117)에서 이루어지며, 두 번째 스테이지(Stage2)의 기준 계수(C4)는 `1'로 최적화되어 있으므로 단지 상기 어드레스 디코더(22)를 통해 해당 어드레스를 처리 시간(2~43, 66~107) 사이에 지정하여 상기 버스 인터페이스(50)를 통해 두 번째 스테이지(Stage2)의 정적 메모리(21)를 단지 리드(Read)함으로써, 두 번째 스테이지(Stage2)의 기준 계수에 대한 특별한 연산 처리를 하지 않고 전체 처리 시간을 줄이면서 처리가 가능해진다.The calculation of the even reference coefficient (processing time: 1, 44) of the first stage Stage1 is performed with the data of the static memory 21 address specified in the address decoder 22 of the storage unit 20. The operation output of the first stage (Stage1) is latched through the bus interface 50 and then the second stage (Stage2) operation (processing time: 45-54, 56-65, 108-117, 119-). 128 is stored in the static memory 21 (processing time: 45, 56, 108, 119). The operation of the second stage (Stage2) is performed in the processing time (45 ~ 54, 108 ~ 117) for the first channel (Channel1) in order to match the channel-specific equidistant output format for the interface with the next block, Since the reference coefficient C4 of the second stage Stage2 is optimized to '1', only the address decoder 22 assigns the corresponding address between the processing times 2 to 43 and 66 to 107 through the address decoder 22. By only reading the static memory 21 of the second stage (Stage2) through (50), the processing can be performed while reducing the overall processing time without performing special arithmetic processing on the reference coefficient of the second stage (Stage2). It becomes possible.

두 번째 채널(Channel2)에 대해서도 첫 번째 채널(Channel1)과 같이 두 번째 스테이지(Stage2)의 연산이 처리 시간(56~65, 119~128)에서 이루어지며, 두 번째 스테이지(Stage2)의 기준 계수도 `1'로 최적화되어 있으므로 단지 상기 어드레스 디코더(22)를 통해 해당 어드레스를 처리 시간(2~43, 66~107) 사이에 지정하여 상기 버스 인터페이스(50)를 통해 두 번째 스테이지(Stage2)의 정적 메모리(21)를 단지 리드(Read)함으로써 연산이 이루어진다.As for the second channel (Channel2), the operation of the second stage (Stage2) is performed at the processing time (56-65, 119-128) like the first channel (Channel1), and the reference coefficient of the second stage (Stage2) is also Since it is optimized to '1', the static address of the second stage (Stage2) through the bus interface 50 is specified by simply specifying the corresponding address between the processing times (2 to 43 and 66 to 107) through the address decoder 22. The operation is performed by simply reading the memory 21.

이와 같은 방법으로, 처리 시간(2~43, 66~107)에서 각 채널(Channel1, Channel2)에 대해 등간격으로 두 번째 스테이지(Stage2)의 기준 계수 연산이 이루어지도록 배열시킴으로써, 다음 블럭과의 인터페이스를 위한 채널별 등간격 출력 포맷 구성을 제2도에 도시된 선입 선출 제어기(14) 및 스테이지 출력 래치(12) 블럭의 사용없이도 구현할 수 있게 된다.In this way, by arranging the reference coefficient calculation of the second stage (Stage2) to be performed at equal intervals for each channel (Channel1, Channel2) in the processing time (2 ~ 43, 66 ~ 107), the interface with the next block The equally spaced output format configuration for each channel can be implemented without using the first-in, first-out controller 14 and stage output latch 12 blocks shown in FIG.

따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 데이타 버스 구조의 2-채널, 2-스테이지의 오버 샘플링 하프 밴드 필터의 효과는, 시분할 순차 배열과 더불어 데이타 버스 구조의 버스 인터페이스 구조를 사용함으로써 멀티-채널, 멀티-스테이지를 구성할 수 경우 멀티-오더(Order)의 증가에 따른 칩 면적(Chip Area)의 증가 문제를 해결할 수 있게 된다.Therefore, the effect of the two-channel, two-stage oversampling half-band filter of the data bus structure according to the embodiment of the present invention operating as described above is achieved by using a bus interface structure of the data bus structure in addition to the time division sequence. When the multi-channel and the multi-stage can be configured, the problem of increasing the chip area due to the increase of the multi-order can be solved.

Claims (6)

멀티-채널 입력 데이타를 입력시키기 위한 입력 인터페이스와; 채널별, 스테이지별 입력 데이타 및 시분할을 이용한 필터 연산 출력값을 저장하고 어드레스를 조정하는 기억부와; 외부로부터 입력된 제어 신호를 이용하여 출력 이득이 조정된 계수를 발생시키는 계수부와; 상기 기억부에 저장되어 있는 채널별, 스테이지별 데이타와 상기 계수부를 통해 출력되는 필터 계수를 입력받아 곱셈 연산을 수행하고 각 채널별, 스테이지별 연산합을 구하는 연산부와; 상기 연산부를 통해 구해진 이득이 조정된 입력 데이타를 시분할 순차배열(Time Share Sequency Array)에 따라 데이타 버스를 통해 상기 기억부에 입력시키고, 상기 기억부의 마지막 스테이지의 데이타를 단지 리드(Read)하여 데이타를 연산하며, 상기 마지막 스테이지 처리시의 상기 연산부의 출력 신호와 상기 기억부에 저장되어 있는 데이타를 다음 블럭과의 인터페이스를 위한 채널별 등간격 출력 포맷에 맞추어 출력시키는 버스 인터페이스를 포함하여 이루어져 있는 것을 특징으로 하는 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터.An input interface for inputting multi-channel input data; A storage unit for storing input data for each channel and stage for each stage and filter operation output values using time division and adjusting addresses; A counting unit for generating a coefficient whose output gain is adjusted using a control signal input from the outside; An arithmetic unit configured to perform multiplication operations by receiving channel-specific data and stage-specific data stored in the storage unit and filter coefficients output through the coefficient unit, and to calculate arithmetic sum of each channel and stage; The gain-adjusted input data obtained through the operation unit is input to the storage unit via a data bus according to a time share sequence array, and data of the last stage of the storage unit is read only. And a bus interface for outputting the output signal of the operation unit and the data stored in the storage unit in accordance with the channel-specific equal interval output format for the interface with the next block during the last stage processing. Multi-channel, multi-stage oversampling half-band filter with a data bus structure. 제1항에 있어서, 상기 기억부는, 채널별, 스테이지별 입력 데이타 및 시분할을 이용한 필터 연산 출력값을 저장할 수 있도록 멀티-채널, 멀티-스테이지로 구성된 제1메모리와; 상기 제1메모리의 어드레스를 채널별, 스테이지별로 조정하는 어드레스 디코더를 포함하여 이루어져 있는 것을 특징으로 하는 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터.2. The apparatus of claim 1, wherein the storage unit comprises: a first memory configured of a multi-channel and a multi-stage to store input data for each channel and stage, and filter operation output values using time division; And an address decoder for adjusting the address of the first memory on a channel-by-channel and stage-by-stage basis. 제1항에 있어서, 상기 계수부는 채널별, 스테이지별 필터 계수를 기억하는 제2메모리와; 필터 이득을 제어하기 위해 외부의 마이컴 제어 신호를 인터페이스하는 마이컴 인터페이스와; 상기 마이컴 인터페이스를 통해 입력된 제어 신호를 이용하여 상기 제2메모리에 저장된 데이타를 조정함으로써 출력 이득을 제어하는 감쇠기를 포함하여 이루어져 있는 것을 특징으로 하는 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터.2. The apparatus of claim 1, wherein the coefficient unit comprises: a second memory for storing filter coefficients for each channel and for each stage; A microcomputer interface for interfacing an external microcomputer control signal to control the filter gain; A multi-channel, multi-stage over of the data bus structure, characterized in that it comprises an attenuator for controlling the output gain by adjusting the data stored in the second memory using the control signal input through the microcomputer interface. Sampling half band filter. 제1항에 있어서, 상기 연산부는, 상기 기억부에 저장되어 있는 채널별, 스테이지별 데이타와 상기 계수부를 통해 출력되는 필터 계수를 입력받아 곱셈 연산을 수행하는 제1연산기와; 상기 제1연산기를 통해 출력되는 연산 결과를 계속적으로 누산함으로써 각 채널별, 스테이지별 연산합을 구하는 제2연산기와; 상기 제2연산기를 통해 구해진 채널별, 스테이지별 연산합 결과에 대해서 유효 비트 자리수까지 리밋(Limit) 및 라운드(Round)를 수행하는 제3연산기를 포함하여 이루어져 있는 것을 특징으로 하는 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터.The apparatus of claim 1, wherein the calculator comprises: a first operator configured to perform multiplication operations by receiving channel-specific stage data stored in the storage unit and filter coefficients output through the coefficient unit; A second operator which calculates a sum of operations for each channel and each stage by continuously accumulating the operation result output through the first operator; And a third operator configured to perform a limit and a round up to the significant bit digit with respect to the result of the calculation for each channel and stage obtained through the second operator. -Channel, multi-stage oversampling half band filter. 제2항에 있어서, 상기 제1메모리는 2-채널, 2-스테이지로 구성된 정적 메모리(Static Memory)로 이루어져 있는 것을 특징으로 하는 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터.3. The multi-channel, multi-stage over-sampling half-band filter of claim 2, wherein the first memory comprises a two-channel, two-stage static memory. . 제3항에 있어서, 상기 마이컴 인터페이스는 외부의 마이컴 제어 신호를 통해 마지막 스테이지의 기준 계수가 `1'이 되도록 하여 각 스테이지의 이득을 최적화할 수 있도록 설계되어 있는 것을 특징으로 하는 데이타 버스 구조의 멀티-채널, 멀티-스테이지의 오버 샘플링 하프 밴드 필터.4. The data bus structure of claim 3, wherein the microcomputer interface is designed to optimize the gain of each stage by allowing the reference coefficient of the last stage to be '1' through an external microcomputer control signal. -Channel, multi-stage oversampling half band filter.
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