KR100571642B1 - Finite Impulse Response Filter - Google Patents

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Abstract

본 발명은 유한임펄스응답 필터에 관한 것으로, CDMA(Code Division Multiple Access) 단말기 등의 디지탈 통신기기의 송신단에서 디지탈(Digital) 신호를 아날로그 신호로 펄스 쉐이핑(Pulse Shapping)하여 전송하기 위해서 사용되는 유한임펄스응답(FIR : Finite Impulse Response) 필터를 블럭 개념으로 구현함으로써 구조가 간단하여 소형화에 유리한 동시에 하드웨어 비용을 줄일 수 있으며, 전력소모를 최소화할 수 있도록 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a finite impulse response filter, wherein a finite impulse is used to transmit a digital signal by pulse shaping an analog signal at a transmitting end of a digital communication device such as a code division multiple access (CDMA) terminal. By implementing the Finite Impulse Response (FIR) filter in the block concept, the structure is simple, which is advantageous in miniaturization, and at the same time, it can reduce hardware cost and minimize power consumption.

유한임펄스응답(FIR : Finite Impulse Response), 필터(Filter)Finite Impulse Response (FIR), Filter

Description

유한임펄스응답 필터 {Finite Impulse Response Filter}Finite Impulse Response Filter

도 1 은 종래의 유한임펄스응답 필터 회로도1 is a conventional finite impulse response filter circuit diagram

도 2 는 본 발명에 따른 유한임펄스응답 필터의 개요도2 is a schematic diagram of a finite impulse response filter according to the present invention;

도 3 은 본 발명에 따른 유한임펄스응답 필터의 일 실시예에 따른 회로도3 is a circuit diagram according to an embodiment of a finite impulse response filter according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200 : 유한임펄스응답 필터 110 : 제어부100, 200: finite impulse response filter 110: control unit

120 : 메모리부 130 : 샘플링 데이타 출력부120: memory section 130: sampling data output section

140 : 곱셈부 150 : 덧셈부140: multiplication unit 150: addition unit

160 : 스위칭 출력부 170 : 스위칭부160: switching output unit 170: switching unit

210 : 필터블럭 220 : 제 1 스위칭 수단210: filter block 220: first switching means

230 : 제 2 스위칭 수단 240 : 제 3 스위칭 수단230: second switching means 240: third switching means

본 발명은 유한임펄스응답 필터에 관한 것으로, 특히 하드웨어 구조를 간단히 구현하여 크기 및 비용을 최적화할 수 있는 유한임펄스응답 필터에 관한 것이다.The present invention relates to a finite impulse response filter, and more particularly, to a finite impulse response filter capable of optimizing the size and cost by simply implementing a hardware structure.

이동통신 단말기를 포함하는 많은 디지탈 전자기기들은 스펙트럼 쉐이핑 또는 신호 방식을 이용해 노이즈(Noise)를 제거한다. 이러한 디지탈 전자기기의 노이즈 제거에 일반적으로 쓰이는 소자가 무한임펄스응답(IIR : Infinite Impulse Response) 필터와 유한임펄스응답(FIR : Finite Impulse Response) 필터이다.Many digital electronic devices, including mobile communication terminals, eliminate noise by using spectral shaping or signaling. Commonly used for noise reduction of such digital electronic devices are Infinite Impulse Response (IIR) and Finite Impulse Response (FIR) filters.

무한임펄스응답(IIR : Infinite Impulse Response) 필터는 위상(Phase)의 왜곡에도 유연성을 가지는 시스템에서 사용되며, 유한임펄스응답(FIR : Finite Impulse Response) 필터는 안정적인 구조의 선형 위상을 필요로하는 시스템에서 사용된다.Infinite Impulse Response (IIR) filters are used in systems that are flexible to phase distortion, and Finite Impulse Response (FIR) filters are used in systems requiring a stable linear phase. Used.

CDMA(Code Division Multiple Access) 단말기 등의 디지탈 통신기기의 송신단에서 디지탈(Digital) 신호를 아날로그 신호로 펄스 쉐이핑(Pulse Shapping)하여 전송하기 위해서 일반적으로 유한임펄스응답(FIR : Finite Impulse Response) 필터가 사용된다.Finite Impulse Response (FIR) filters are generally used to transmit digital signals by pulse shaping them as analog signals at the transmitting end of digital communication devices such as code division multiple access (CDMA) terminals. do.

상기 유한임펄스응답(FIR : Finite Impulse Response) 필터는 유한 임펄스 응답 함수 h(n)를 가지며, 이 유한 임펄스 응답 함수 h(n)은 K차수의 Z-n 다항식으로 표현된다.The finite impulse response (FIR) filter has a finite impulse response function h (n), which is represented by a Z- n polynomial of K order.

만일, K차수의 유한임펄스응답(FIR : Finite Impulse Response) 필터에 입력되는 입력신호를 x(n), 출력신호를 y(n)이라 하면, 유한임펄스응답(FIR : Finite Impulse Response) 필터의 유한 임펄스 응답 함수 h(n)에 의해 입력신호 x(n)에 대한 출력신호 y(n)은 다음과 같이 정의될 수 있다.If the input signal input to the finite impulse response (FIR) filter of order K is x (n) and the output signal is y (n), the finite impulse response (FIR) filter is finite. The output signal y (n) with respect to the input signal x (n) can be defined as follows by the impulse response function h (n).

y(n) = h0x(n) + h1x(n-1) + ···hK-1x(n-K-1)y (n) = h 0 x (n) + h 1 x (n-1) + ... h K-1 x (nK-1)

도 1 에 종래의 통상적인 K차수의 유한임펄스응답 필터 회로를 도시하였다.Figure 1 shows a conventional K-order finite impulse response filter circuit.

도면에 도시한 바와같이, 종래의 통상적인 K차수의 유한임펄스응답 필터(100)는 제어부(110)와, 메모리부(120)와, 샘플링 데이타 출력부(130)와, 곱셈부(140)와, 덧셈부(150) 및 스위칭 출력부(160)를 포함하여 이루어진다.As shown in the figure, a conventional K-order finite impulse response filter 100 includes a control unit 110, a memory unit 120, a sampling data output unit 130, a multiplication unit 140, And an adder 150 and a switching output unit 160.

상기 제어부(110)는 제어 신호(Cotrol Signal)를 출력한다.The controller 110 outputs a control signal.

상기 메모리부(120)는 유한 임펄스 응답 함수의 필터 계수(Coefficient)를 저장한다.The memory unit 120 stores filter coefficients of a finite impulse response function.

상기 샘플링 데이타 출력부(130)는 K-1개의 플립플롭(Flip-Flop)으로 이루어져 클럭 신호(Clock Signal)에 동기되어 입력 데이터(Input Stream)를 쉬프트(Shift)하여 출력한다.The sampling data output unit 130 is composed of K-1 flip-flops and shifts and outputs an input stream in synchronization with a clock signal.

상기 곱셈부(140)는 K개의 곱셈기로 이루어져, 상기 제어부(110)로부터의 제어 신호(Cotrol Signal)에 따라 상기 메모리부(120)로부터 출력된 필터 계수와, 상기 샘플링 데이타 출력부(130)의 각 플립플롭(Flip-Flop)으로부터 출력된 신호를 승산한다.The multiplier 140 includes K multipliers, the filter coefficients output from the memory unit 120 according to a control signal from the controller 110, and the sampling data output unit 130. Multiply the signal output from each flip-flop.

상기 덧셈부(150)는 K-1개의 덧셈기로 이루어져, 상기 곱셈부(140)의 각 곱셈기에 의해 승산되어 출력된 신호를 가산하여 출력한다.The adder 150 includes K-1 adders, and adds and outputs a signal multiplied by each multiplier of the multiplier 140.

상기 스위칭 출력부(160)는 출력 선택 신호(Output Select Signal)에 따라 상기 덧셈부(150)의 가산기들로부터 출력된 신호들중 어느 하나를 선택하여 소정 차수의 필터링된 신호를 출력한다.The switching output unit 160 selects any one of signals output from the adders of the adder 150 according to an output select signal and outputs a filtered signal of a predetermined order.

한편, 부가적으로 동작하지 않는 부분에 클럭 신호(Clock Signal)를 인가하지 않아 전력소모를 줄이기 위한 K-1개의 앤드 게이트(AND Gate)로 이루어진 스위칭부(170)를 더 포함하도록 구현할 수 도 있다.Meanwhile, the switching unit 170 may be further configured to include K-1 AND gates to reduce power consumption by not applying a clock signal to a portion that does not additionally operate. .

그러나, 상기한 구성 및 동작을 가지는 종래의 유한임펄스응답(FIR : Finite Impulse Response) 필터는 높은 차수의 유한임펄스응답 필터 구현시 불필요한 덧셈기 및 곱셈기 등 상당히 많은 양의 하드웨어가 요구되므로 매우 복잡하고 비효율적인 단점이 있었다.However, the conventional finite impulse response (FIR) filter having the above-described configuration and operation is very complicated and inefficient because it requires a considerable amount of hardware such as an unnecessary adder and a multiplier when implementing a high-order finite impulse response filter. There was a downside.

따라서, 본 발명자는 높은 차수의 필터를 블럭 개념으로 구현함으로써 구조가 간단하여 소형화에 유리한 동시에 하드웨어 비용을 줄일 수 있는 유한임펄스응답 필터에 대한 연구를 하게 되었다.Therefore, the present inventors have studied the finite impulse response filter that can reduce the hardware cost and at the same time, the structure is simple by implementing a high order filter in the block concept.

본 발명은 상기한 취지하에 발명된 것으로, 유한임펄스응답 필터를 블럭 개념으로 구현함으로써 구조가 간단하여 소형화에 유리한 동시에 하드웨어 비용을 줄일 수 있는 유한임펄스응답 필터를 제공함을 그 목적으로 한다.The present invention has been invented under the above-mentioned object, and an object of the present invention is to provide a finite impulse response filter which is simple in structure and advantageous in miniaturization and can reduce hardware cost by implementing the finite impulse response filter in a block concept.

본 발명의 또 다른 목적은 유한임펄스응답 필터를 통해 출력 데이터를 얻기 위한 전력소모를 최소화할 수 있는 유한임펄스응답 필터를 제공하는 것이다.It is still another object of the present invention to provide a finite impulse response filter capable of minimizing power consumption for obtaining output data through a finite impulse response filter.

상기한 목적을 달성하기 위한 본 발명의 일 양상에 따르면, 본 발명에 따른 유한임펄스응답 필터가 20 + 21 + 22 + ···+ 2n ≥K(K는 0보다 큰 정수)를 만족하 는 최소의 양의 정수가 n 이라고 정의되는 K차수의 유한임펄스응답(FIR : Finite Impulse Response) 필터에 있어서, 쉬프트(Shift)된 입력 데이터(Input Stream)에 대해 각각 20 , 21 , 22 , ···, 2n-1 , (

Figure 112004018895560-pat00001
) 차수의 연산을 수행하고, 이 연산값을 입력값과 조합하여 요구된 차수의 필터링 신호를 각각 출력하는 n+1 개의 필터블럭과; 차수 조합을 위한 스위칭 동작을 수행하여 상기 필터블럭중 20 차수연산을 수행하는 필터블럭을 제외한 필터블럭 각각에 입력값을 출력하는 n개의 제 1 스위칭 수단과; 상기 각 필터블럭으로부터 출력되는 필터링 신호를 선택하여 출력하는 제 2 스위칭 수단을 포함하여 이루어지는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, the finite impulse response filter according to the present invention is 2 0 + 2 1 + 2 2 + ... + 2 n ≥ K (K is an integer greater than 0) In a finite impulse response (FIR) filter of order K, where the minimum positive integer that is satisfied is n, for a shifted input stream, respectively, is 0 0 , 2 1 , 2 2 , ..., 2 n-1 , (
Figure 112004018895560-pat00001
N + 1 filter blocks each performing an order operation and combining the operation value with an input value to output filtering signals of the required order; Performs a switching operation for a combination of n-order of a first switching means for outputting the input value in each of the filter blocks other than the block filter 20 that performs Cha Soo-yeon acid of said filter block and; And second switching means for selecting and outputting a filtering signal output from each filter block.

따라서, 유한임펄스응답 필터를 블럭 개념으로 구현함으로써 구조를 소형화할 수 있고, 하드웨어 비용을 줄일 수 있게 된다.Therefore, by implementing the finite impulse response filter in the block concept, the structure can be miniaturized and the hardware cost can be reduced.

본 발명의 부가적인 양상에 따르면, 본 발명에 따른 유한임펄스응답 필터가 상기 필터블럭 각각의 동작을 제어하는 제 3 스위칭 수단을 더 포함하는 것을 특징으로 한다.According to a further aspect of the invention, the finite impulse response filter according to the invention further comprises third switching means for controlling the operation of each of said filter blocks.

따라서, 사용되지 않는 필터블럭으로의 동작을 차단함으로써 전력소모를 최소화할 수 있게 된다.Therefore, power consumption can be minimized by blocking the operation to the filter block which is not used.

이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily understand and reproduce the present invention.

본 발명에 따른 유한임펄스응답 필터는 종래의 경우 K차수의 유한임펄스응답 필터를 구현하기 위해서 필요한 K-1개의 플립플롭, K개의 곱셈기, K-1개의 덧셈기로 이루어진 복잡한 구성을 간단하게 블럭 개념으로 구현하고, 소프트웨어적인 처리를 통해 필터링된 신호를 출력하도록 한 것이다.The finite impulse response filter according to the present invention has a simple block concept of a complex configuration consisting of K-1 flip-flops, K multipliers, and K-1 adders required to implement a K order finite impulse response filter. It implements and outputs the filtered signal through software processing.

1 ∼ K 개의 탭(TAP)을 갖는 K차수의 유한임펄스응답 필터를 구현하다고 가정하면, 본 발명에서는 이를 위해 20 + 21 + 22 + ···+ 2n ≥K(K는 0보다 큰 정수)를 만족하는 최소의 양의 정수 n을 구한다.Assuming that a finite impulse response filter of order K having 1 to K taps (TAP) is implemented, in the present invention, for this purpose, 2 0 + 2 1 + 2 2 + ... + 2 n ≥ K Find the smallest positive integer n that satisfies (large integer).

그러면, K는 다음과 같은 식으로 표현 할 수 있다.Then, K can be expressed as

Figure 112004018895560-pat00002
Figure 112004018895560-pat00002

따라서, 위식은 2i 로 표현 가능한 n 개의 부분과, 2i 로 표현하지 못하는

Figure 112004018895560-pat00003
부분으로 분할되어 표현될 수 있다.Thus, gastro-n is capable of sections represented by 2 i, and does not represent a 2 i
Figure 112004018895560-pat00003
It can be divided into parts.

본 발명에서는 이 n+1 개의 부분을 필터블럭으로 정의한다. 각각의 필터블럭은 1(20), 2(21), 4(22 ), 8(23 ), ···, 2n-1 차 및

Figure 112004018895560-pat00004
차의 연산을 수행하게 된다.In the present invention, these n + 1 parts are defined as filter blocks. Each filter block has 1 (2 0), 2 ( 2 1), 4 (2 2), 8 (2 3), ···, 2 n-1 difference and
Figure 112004018895560-pat00004
The difference operation is performed.

상기한 2i 에 의해 표현되지 못하는 차의 연산들은 2i 에 의해 얻어지는 차들의 조합에 의해 표현될 수 있다.Calculation of the difference can not be represented by the above-described 2 i may be expressed by a combination of difference obtained by the 2 i.

예컨데, 3차의 경우 2i 에 의해 표현되지 못하나 1(20)차와 2(21)차의 조합에 의해 표현 가능하다. 5차의 경우 1(20)차와 4(22)차의 조합에 의해 표현될 수 있다. For example, the third order is not represented by 2 i but can be represented by a combination of 1 (2 0 ) and 2 (2 1 ) orders. The fifth order can be expressed by the combination of the 1 (2 0 ) order and the 4 (2 2 ) order.

따라서, 2i 에 의해 표현되지 못하는 차수의 연산들에 대해서는 2i 에 의해 표현되는 필터블럭들의 조합 연산을 통해 해당 차수에 대한 연산을 수행할 수 있다.Therefore, it is possible to for the calculation of the degree that can not be represented by 2 i The combination operation of the filter blocks that are represented by 2 i perform operations on the order.

위에 설명한 연산 과정을 수행하는 동작은 상기 각각의 필터블럭을 소프트웨어적으로 또는 하드웨어적으로 구현함에 의해 가능해지며, 이러한 소프트웨어적인 또는 하드웨어적인 구성은 유한임펄스응답 함수에 따라 다양하게 구현될 수 있으므로, 구체적인 설명은 생략하고자 한다.The operation of performing the above-described calculation process is made possible by implementing the respective filter blocks in software or hardware, and such software or hardware configuration can be variously implemented according to a finite impulse response function. The description will be omitted.

도 2 는 본 발명에 따른 유한임펄스응답 필터의 개요도이다.2 is a schematic diagram of a finite impulse response filter according to the present invention.

도면에 도시한 바와같이 본 발명에 따른 유한임펄스응답 필터(200)는 n+1 개의 필터블럭(210)과, n개의 제 1 스위칭 수단(220)과, 제 2 스위칭 수단(230)을 포함하며, 부가적으로 제 3 스위칭 수단(240)을 포함한다.As shown in the figure, the finite impulse response filter 200 according to the present invention includes n + 1 filter blocks 210, n first switching means 220, and second switching means 230. In addition, a third switching means 240 is included.

한편, 도면에는 도시하지 않았으나, 본 발명에 따른 유한임펄스응답 필터(200)는 도 1 에 도시한 제어부(110)과 메모리부(120)의 구성을 역시 포함하고 있다.On the other hand, although not shown in the figure, the finite impulse response filter 200 according to the present invention also includes the configuration of the control unit 110 and the memory unit 120 shown in FIG.

상기 n+1 개의 필터블럭(210)은 쉬프트(Shift)된 입력 데이터(Input Stream)에 대해 각각 20 , 21 , 22 , ···, 2n-1 , (

Figure 112004018895560-pat00005
) 차수의 연산을 수행하고, 이 연산값을 입력값과 조합하여 요구된 차수의 필터링 신호를 각각 출력한다.The n + 1 filter blocks 210 respectively have 2 0 , 2 1 , 2 2 ,..., 2 n-1 , (for shifted input streams).
Figure 112004018895560-pat00005
Order) and combines the operation value with the input value to output the filtering signal of the requested order, respectively.

상기 n개의 제 1 스위칭 수단(220)은 차수 조합을 위한 스위칭 동작을 수행하여 상기 필터블럭중 20 차수연산을 수행하는 필터블럭을 제외한 필터블럭(210) 각각에 입력값을 출력한다.The n number of first switching unit 220 outputs the input values to each filter block 210 performs a switching operation for the combination order, except for the filter block 20 to perform Cha Soo-yeon acid of said filter block.

상기 제 2 스위칭 수단(230)은 상기 각 필터블럭(210)으로부터 출력되는 필터링 신호를 선택하여 출력한다.The second switching means 230 selects and outputs a filtering signal output from each filter block 210.

상기 제 3 스위칭 수단(240)은 상기 필터블럭(210) 각각의 동작을 제어한다.The third switching means 240 controls the operation of each of the filter blocks 210.

도 3 을 참조하여 본 발명에 따른 유한임펄스응답 필터를 좀더 구체적으로 알아본다. 도 3 은 본 발명에 따른 유한임펄스응답 필터의 일 실시예에 따른 회로도이다.The finite impulse response filter according to the present invention will be described in more detail with reference to FIG. 3. 3 is a circuit diagram according to an embodiment of a finite impulse response filter according to the present invention.

도면에 도시한 바오같이, 본 발명에 따른 유한임펄스응답 필터(200)는 쉬프트(Shift)된 입력 데이터(Input Stream)에 대해 각각 20 , 21 , 22 , ···, 2n-1 , (

Figure 112004018895560-pat00006
) 차수의 연산을 수행하고, 이 연산값을 입력값과 조합하여 요구된 차수의 필터링 신호를 각각 출력하는 n+1 개의 필터블럭(210)을 포함한다.As shown in the figure, the finite impulse response filter 200 according to the present invention has 2 0 , 2 1 , 2 2 ,..., 2 n-1 for shifted input streams, respectively. , (
Figure 112004018895560-pat00006
And n + 1 filter blocks 210 for outputting the filtering signal of the required order by performing the arithmetic operation and combining the operation value with the input value.

또한, 차수 조합을 위한 스위칭 동작을 수행하여 상기 필터블럭중 20 차수연산을 수행하는 필터블럭을 제외한 필터블럭 각각에 입력값을 출력하되, 그 입력측은 각각 입력 데이터(Input Stream) 출력단 및 하위 차수 필터블럭들의 출력단에 각각 연결되는 2:1, 3:1, ···, n:1, n+1:1 의 입력수를 가지는 n개의 멀티플렉 서를 제 1 스위칭 수단(220)으로 구비한다.In addition, but outputs the input values to each filter block by performing a switching operation for the order in combination other than the filter block for performing 20 Cha Soo-yeon acid of said filter block, and the input side of each input data (Input Stream) output and lower order The first switching means 220 includes n multiplexers having an input number of 2: 1, 3: 1, ..., n: 1, n + 1: 1 connected to the output terminals of the filter blocks, respectively.

또한, 선택 신호(Select Signal)에 따라 상기 각 필터블럭으로부터 출력되는 필터링된 신호를 선택하여 출력하는 단일의 멀티플렉서를 제 2 스위칭 수단(230)으로 구비한다.In addition, a second multiplexer 230 includes a single multiplexer for selecting and outputting a filtered signal output from each filter block according to a select signal.

또한, 상기 필터블럭 각각에 연결되어 제어 신호(Control Signal)와 클럭 신호(Clock Signal)의 연산 결과에 따라 해당 필터블럭의 동작을 온(ON) 또는 오프(OFF)하는 신호를 출력하는 n+1 개의 앤드 게이트(AND Gate)를 제 3 스위칭 수단(240)으로 구비한다.In addition, n + 1 connected to each of the filter blocks and outputting a signal for turning on or off the operation of the filter block according to a calculation result of a control signal and a clock signal. And AND gates are provided as the third switching means 240.

간단하게 입력 데이타(Input Stream)에 대해 3차수의 연산을 수행하도록 하는 명령을 제어 신호(Control Signal)가 포함하고 있다고 가정하자.Suppose that the control signal contains a command to simply perform a third order operation on the input data.

상기 제 3 스위칭 수단(240)인 n+1 개의 앤드 게이트(AND Gate)는 이 제어 신호(Control Signal)와 클럭 신호(Clock Signal)를 연산하여 20 , 21 필터블럭(210)만 온(ON)시키고 나머지 필터블럭은 오프(OFF)시킨다.The n + 1 AND gates, which are the third switching means 240, operate on the control signal and the clock signal, and turn on only the 2 0 , 2 1 filter block 210. ON) and turn off the remaining filter blocks.

따라서, 사용되는 필터블럭만 온(ON)되어 동작하므로 전력소모를 최소화할 수 있게 된다.Therefore, since only the used filter block is turned on, the power consumption can be minimized.

클럭 신호(Clock Signal)에 의해 동기된 입력 데이타(Input Stream)는 20 필터블럭에 의해 1차의 연산이 수행되어 출력되며, 이 출력은 21 필터블럭에 연결된 제 1 스위칭 수단(220)의 2:1 멀티플렉서로 출력된다.Of the clock signal (Clock Signal), the input data (Input Stream) is 20 filter block the operation of the primary and the output performed by, and the output is the first switching means 220 is connected to the 21 filter block synchronization by Output to a 2: 1 multiplexer.

한편, 제어 신호(Control Signal)에 의해 제어되는 제 1 스위칭 수단(220)의 멀티플렉서들중에서 2:1 멀티플렉서가 먼저, 클럭 신호(Clock Signal)에 의해 동기된 입력 데이타(Input Stream)를 21 필터블럭에 인가하여 2차의 연산이 수행되어 출력되도록 한다. On the other hand, from among the multiplexers of the first switching means 220 controlled by the control signal, the 2: 1 multiplexer first filters the input data (Input Stream) synchronized by the clock signal. It is applied to the block so that a second operation is performed and output.

이 후 상기 2:1 멀티플렉서가 상기 20 필터블럭에 의해 1차의 연산이 수행되어 출력된 신호를 21 필터블럭에 인가하여 3차의 연산이 수행되어 출력되도록 한다.Thereafter, the 2: 1 multiplexer performs a first order operation by the 2 0 filter block to apply an output signal to the 2 1 filter block so that a third order operation is performed and output.

상기 3차의 연산 과정은 상기한 1차 연산 및 2차 연산 결과에 의해 적절하게 수학적으로 결정될 수 있으며, 상기 필터블럭에 이러한 수학적 연산과정을 프로그래밍하여 탑재하면 2i 에 의해 표현되지 못하는 차수의 연산들이 가능해진다.Calculation process of the third-order is calculated for that can not be can appropriately in accordance with the above-described first operation and the second operation result is determined mathematically, when mounted to program these mathematical operation process in the filter block represented by 2 i-order Is possible.

이렇게 출력된 연산값들은 출력 선택 신호(Input Select Signal)에 따라 제 2 스위칭 수단(230)인 단일의 멀티플렉서를 통해 선택적으로 출력된다. 이 때, 상기 각 차수의 연산값들이 도면에는 도시하지 않았으나 레지스터에 저장된 후 멀티플렉서를 통해 출력되는 것이 바람직하다.The operation values thus output are selectively output through a single multiplexer, which is the second switching means 230, in accordance with an input select signal. In this case, although the calculation values of the respective orders are not shown in the figure, it is preferable that the operation values are stored in a register and then output through a multiplexer.

따라서, 기존의 K차수의 유한임펄스응답 필터를 구현하기 위해서 필요한 K-1개의 플립플롭, K개의 곱셈기, K-1개의 덧셈기로 이루어진 복잡한 구성을 간단하게 블럭 개념으로 구현할 수 있게 된다.Therefore, a complex structure consisting of K-1 flip-flops, K multipliers, and K-1 adders required to implement a conventional K-order finite impulse response filter can be easily implemented in a block concept.

그러므로, 위와같이 함에 의해 상기에서 제시한 본 발명에 따른 유한임펄스응답 필터의 목적을 달성할 수 있게 된다.Therefore, by the above it is possible to achieve the object of the finite impulse response filter according to the present invention presented above.

이상에서 설명한 바와같은 본 발명에 따른 유한임펄스응답 필터는 블럭 개념으로 구현함으로써 구조가 간단하여 소형화에 유리한 동시에 하드웨어 비용을 줄일 수 있으며, 전력소모를 최소화할 수 있는 유용한 효과를 가진다. As described above, the finite impulse response filter according to the present invention has a useful effect of implementing a block concept, which is simple in structure, advantageous in miniaturization, and at the same time, reduces hardware cost and minimizes power consumption.

본 발명은 첨부된 도면을 참조하여 바람직한 실시 예를 중심으로 기술되었지만 당 업자라면 이러한 기재로부터 후술하는 특허청구범위에 의해 포괄되는 본 발명의 범주를 벗어남이 없이 다양한 변형이 가능하다는 것은 명백하다.While the invention has been described with reference to the accompanying drawings, preferred embodiments of the present invention will be apparent to those skilled in the art that various modifications are possible without departing from the scope of the invention covered by the claims that follow.

Claims (5)

20 + 21 + 22 + ···+ 2n ≥K(K는 0보다 큰 정수)를 만족하는 최소의 양의 정수가 n 이라고 정의되는 K차수의 유한임펄스응답(FIR : Finite Impulse Response) 필터에 있어서,2 0 + 2 1 + 2 2 + ... + 2 n Finite Impulse Response of order K, where n is the smallest positive integer satisfying K (K is an integer greater than 0) ) Filter, 쉬프트(Shift)된 입력 데이터(Input Stream)에 대해 각각 20 , 21 , 22 , ···, 2n-1 , (
Figure 112004018895560-pat00007
) 차수의 연산을 수행하고, 이 연산값을 입력값과 조합하여 요구된 차수의 필터링 신호를 각각 출력하는 n+1 개의 필터블럭과;2 0 , 2 1 , 2 2 , ..., 2 n-1 , (for the shifted input stream, respectively.
Figure 112004018895560-pat00007
N + 1 filter blocks each performing an order operation and combining the operation value with an input value to output filtering signals of the required order; 차수 조합을 위한 스위칭 동작을 수행하여 상기 필터블럭중 20 차수연산을 수행하는 필터블럭을 제외한 필터블럭 각각에 입력값을 출력하는 n개의 제 1 스위칭 수단과;Performs a switching operation for a combination of n-order of a first switching means for outputting the input value in each of the filter blocks other than the block filter 20 that performs Cha Soo-yeon acid of said filter block and; 상기 각 필터블럭으로부터 출력되는 필터링 신호를 선택하여 출력하는 제 2 스위칭 수단을;Second switching means for selecting and outputting a filtering signal output from each filter block; 포함하여 이루어지는 것을 특징으로 하는 유한임펄스응답 필터.A finite impulse response filter comprising: a. 제 1 항에 있어서,The method of claim 1, 상기 유한임펄스응답 필터가:The finite impulse response filter is: 상기 필터블럭 각각의 동작을 제어하는 제 3 스위칭 수단을;Third switching means for controlling the operation of each of the filter blocks; 더 포함하는 것을 특징으로 하는 유한임펄스응답 필터.Finite impulse response filter, characterized in that it further comprises. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 1 스위칭 수단이:The first switching means is: 차수 조합을 위한 스위칭 동작을 수행하여 상기 필터블럭중 20 차수연산을 수행하는 필터블럭을 제외한 필터블럭 각각에 입력값을 출력하되, 그 입력측은 각각 입력 데이터(Input Stream) 출력단 및 하위 차수 필터블럭들의 출력단에 각각 연결되는 2:1, 3:1, ···, n:1, n+1:1 의 입력수를 가지는 n개의 멀티플렉서인 것을 특징으로 하는 유한임펄스응답 필터.But outputs the input values to each filter block by performing a switching operation for the order in combination other than the filter block for performing 20 Cha Soo-yeon acid of said filter block, and the input side of each input data (Input Stream) output terminal and the lower order filter block A finite impulse response filter characterized in that there are n multiplexers with inputs of 2: 1, 3: 1, n: 1, n + 1: 1 connected to the output of the field. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 2 스위칭 수단이:The second switching means is: 선택 신호(Select Signal)에 따라 상기 각 필터블럭으로부터 출력되는 필터링된 신호를 선택하여 출력하는 단일의 멀티플렉서인 것을 특징으로 하는 유한임펄스응답 필터.And a single multiplexer for selecting and outputting a filtered signal output from each filter block according to a select signal. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 3 스위칭 수단이:The third switching means is: 상기 필터블럭 각각에 연결되어 제어 신호(Control Signal)와 클럭 신호(Clock Signal)의 연산 결과에 따라 해당 필터블럭의 동작을 온(ON) 또는 오프(OFF)하는 신호를 출력하는 n+1 개의 앤드 게이트(AND Gate)인 것을 특징으로 하는 유한임펄스응답 필터.N + 1 ANDs connected to each of the filter blocks to output a signal for turning on or off the operation of the filter block according to a result of a control signal and a clock signal. A finite impulse response filter, characterized in that the gate (AND Gate).
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